CN204272083U - 一种超短波跳频电台用频率合成器 - Google Patents

Abstract

本实用新型涉及频率合成器技术领域，公开了一种超短波跳频电台用频率合成器。该超短波跳频电台用频率合成器中，晶振的输出端电连接R分频器的输入端，R分频器的输出端电连接鉴相器的第一输入端，鉴相器的输出端电连接电荷泵的输入端；电荷泵的输出端电连接环路滤波器的输入端，环路滤波器的输出端电连接压控振荡器的输入端；压控振荡器的输出端分别电连接K分频器的输入端和分数分频器的输入端，分数分频器的输出端电连接所述鉴相器的第二输入端，分数分频器的输入信号频率为其输出信号频率的P倍，P大于1且P可以是分数；K分频器的输出端输出信号频率为频率合成器输出频率。

Description

一种超短波跳频电台用频率合成器

技术领域

本实用新型涉及频率合成器技术领域，更具体地涉及一种超短波跳频电台用频率合成器的设计与实现，适用于换频速率快，低杂散低相噪等技术指标要求下的小型通信设备。

背景技术

随着通信技术的发展，人们对通信设备无论是在性能与便携性上都有越来越高的要求，因此人们对频率源的要求也越来越高，需要实现频率转换速度快、低杂散低相噪、集成度高的频率合成器，但是，目前的频率合成器还难以满足上述需求。

实用新型内容

本实用新型的目的在于提出一种超短波跳频电台用频率合成器，本实用新型在154～212MHz的频带内具有高跳速和良好的相位噪声和杂散性能，并适用于在一IC上实现集成。

为实现上述技术目的，本实用新型采用如下技术方案予以实现。

一种超短波跳频电台用频率合成器，包括：晶振、R分频器、鉴相器、电荷泵、环路滤波器、压控振荡器、K分频器、以及分数分频器，R和K分别为大于0的自然数；所述晶振的输出端电连接R分频器的输入端，所述R分频器的输出端电连接鉴相器的第一输入端，所述鉴相器的输出端电连接电荷泵的输入端；所述电荷泵的输出端电连接环路滤波器的输入端，所述环路滤波器的输出端电连接压控振荡器的输入端；所述压控振荡器的输出端分别电连接K分频器的输入端和分数分频器的输入端，所述分数分频器的输出端电连接所述鉴相器的第二输入端，所述分数分频器的输出信号频率为其输入信号频率的P倍，P大于1；所述K分频器的输出端输出的信号的频率为所述频率合成器输出频率。

本实用新型的特点和进一步改进在于：

所述压控振荡器的两端并联有开关电容阵列。

所述开关电容阵列由多个并联的开关电容支路组成，每个开关电容支路并联接在所述压控振荡器的两端，所述每个开关电容支路由一个电容和一个开关串接而成；

所述超短波跳频电台用频率合成器还包括FPGA、以及用于控制开关电容阵列的每个开关的通断的数字寄存器，所述FPGA的时钟输入端电连接所述晶振的输出端，所述FPGA的寄存器控制信号输出端电连接所述数字寄存器的控制端。

所述R分频器、鉴相器、电荷泵、压控振荡器、K分频器和分数分频器集成在同一个IC芯片上。

所述晶振为温度补偿晶体振荡器，所述环路滤波器为低通滤波器。

所述晶振的频率为50MHz，对于所述分数分频器，P的整数部分的取值范围为20至524284；对于所述K分频器，K＝1或K＝2,4,6,…62。

本实用新型的有益效果为：本实用新型的高集成性锁相环可以大大提升超短波设备的便携性。同时，具有更好的相噪与杂散指标；对集成压控的改进提升了宽频段内的频率锁定时间，更适用于快速跳频系统。

附图说明

图1为本实用新型的一种超短波跳频电台用频率合成器的结构示意图；

图2为本实用新型的电荷泵的结构示意图；

图3为本实用新型的压控振荡器的外部连接示意图；

图4为本实用新型中FPGA控制数字寄存器的配置时序图；

图5a为本实用新型在频率跨度为1MHz时的输出频谱测试图；

图5b为本实用新型在频率跨度为200KHz时的输出频谱测试图；

图5c为本实用新型在频率跨度为50KHz时的输出频谱测试图；

图6为本实用新型的相位噪声测试结果示意图；

图7a为本实用新型的压控振荡器采用手动校准方式时频率合成器的锁定时间的第一测试示意图；

图7b为本实用新型的压控振荡器采用自动校准方式时频率合成器的锁定时间的测试示意图；

图7c为本实用新型的压控振荡器采用手动校准方式时频率合成器的锁定时间的第二测试示意图。

具体实施方式

下面结合附图对本实用新型作进一步说明：

参照图1，为本实用新型的一种超短波跳频电台用频率合成器的结构示意图。该超短波跳频电台用频率合成器包括晶振，晶振选用50MHz温度补偿晶体振荡器。对于超短波跳频系统，高精度、高稳定度的频率源的选择是非常重要的，决定了跳频的同步能力，因此本实用新型选择带有热敏电阻补偿网络的温补振荡器以提高晶振的温度稳定度。同时为了保证锁相环的相噪指标，要求所选晶振相噪指标不大于-158dBc/Hz10kHz。

本实用新型实施例中，上述超短波跳频电台用频率合成器还包括R分频器，R为大于0的自然数，R分频器的输入端电连接所述晶振的输出端。R分频器用于对晶振输出的信号进行分频，将晶振输出信号的频率表示为f_ref，将R分频器输出信号的频率表示为f_pd，则f_pd＝f_ref/R。R分频器由除法器实现，R分频器由14位寄存器控制，寄存器数值可在1～16383范围内变化，因此R分频器可以输出多种不同的频率。

本实用新型实施例中，上述超短波跳频电台用频率合成器还包括鉴相器(PD)，鉴相器具有两个输入端和一个输出端，鉴相器的第一输入端电连接上述R分频器的输出端(R分频器的输出端输出信号的频率耦合到鉴相器)，R分频器的输出端用于提供锁相环的比较频率。上述超短波跳频电台用频率合成器还包括电荷泵，鉴相器的输出端电连接电荷泵的输入端。参照图2，为本实用新型的电荷泵的结构示意图。电荷泵由4个可编程电流源组成(图2中带箭头的圆圈)，其中两个可编程电流源用于控制电荷泵增益，另外两个可编程电流源用于控制电荷泵增益补偿。电荷泵增益和电荷泵增益补偿由24bit寄存器控制。由于R分频器由除法器实现，因此在需要分数分频时电荷泵电流补偿控制功能起作用。同时通过寄存器控制，电荷泵增益以20uA步进在0-2.54mA范围内变化，典型增益选择在2-2.54mA,若电流增益小于1mA，将会降低集成锁相环的相位噪声。在分数分频模式，电流增益的非线性会降低集成锁相环的相噪和杂散性能，因此需要通过电荷泵补偿电流源来消除这种非线性特征。

本实用新型实施例中，电荷泵的输出端电连接有环路滤波器，环路滤波器为低通滤波器，环路滤波器用于对电荷泵的输出信号进行低通滤波。本实用新型实施例还设置有压控振荡器、K分频器、以及分数分频器，其中，K为大于1的自然数；环路滤波器的输出端电连接压控振荡器的输入端。压控振荡器为可控分段调节型压控振荡器，可控分段调节型压控振荡器是一个带有数字可选电容组的压控振荡器，这实现了通过切换电容来调节压控指定的中心频率。具体地说，参照图3，为本实用新型的压控振荡器的外部连接示意图。压控振荡器的两端并联有开关电容阵列，开关电容阵列由多个并联的开关电容支路组成(在图3中画出了4个并联的开关电容支路)，每个开关电容支路并联接在所述压控振荡器的两端，所述每个开关电容支路由一个电容和一个开关串接而成。开关电容阵列中每个开关的通断可由数字寄存器实现。图3中的开关电容阵列包括第一电容C1至第四电容C4、以及第一开关K1至第四开关K4。压控振荡器并联接有振荡回路；所述振荡回路包括第一变容二极管V1、第二变容二极管V2、第五电容C5、第六电容C6、第一电感L1组成，第一电感L1并联接在压控振荡器的两端，第五电容C5、第一变容二极管V1、第二变容二极管V2以及第六电容C6依次串接后并联接在压控振荡器的两端，第一变容二极管V1的阳极电连接第五电容C5，第一变容二极管V1的阴极电连接第二变容二极管V2的阴极，第二变容二极管V2的阳极电连接第六电容C6。此时，环路滤波器的输出端电连接第一变容二极管V1的阴极和第二变容二极管V2的阴极的公共节点。

本实用新型实施例中，所述压控振荡器为分段可调压控，如图3所示，开关电容阵列中每个开关的通断由数字寄存器(即图3中的分段控制寄存器)实现，数字寄存器控制对应开关通断，从而可以控制对应电容的接入和移除，以此来改变在同一控制电压下的锁定频率段，实现宽频段的快速锁定，满足设备的频率转换时间要求。分段可调压控是带有数字可控电容组的压控振荡器，通过调节电容的接入和断开来调节常规压控的中心频率。分段可调压控技术可以实现将所要的输出频率设置为压控的中心频率，同时保证变容二极管的调节电压优先选择电荷泵1/2最大电压附近的电压值。这使得锁相环电荷泵在低调节电压和低调制灵敏度的的情况下可调节压控的全段，从而实现全段频率的快速跳变。电容组的接入和断开可由寄存器控制。

本实用新型中，上述超短波跳频电台用频率合成器还包括FPGA，FPGA的时钟输入端电连接所述晶振的输出端，这样，晶振为FPGA提供50MHz的工作时钟。上述R分频器、鉴相器、电荷泵、压控振荡器、K分频器和分数分频器集成在同一个IC芯片上，有助于减小频率合成器的体积，环路滤波器位于该IC芯片外。FPGA用于控制IC芯片的数字寄存器。通过外部主控模块控制FPGA输入频率字，FPGA根据输入频率字计算出不同频率锁相环所需要的寄存器值，通过SPI口送入IC芯片的数字寄存器中。选择FPGA控制寄存器是因为FPGA运行速度快，编程简易，IO口多,芯片内部集成了很多有用的模块，可以简化设计,这些特点使得使用FPGA不但能完成寄存器的控制功能，同时还可以完成许多复杂功能,比如高速调频，从而有益于扩展设计功能。

本实用新型实施例中，第五电容C5、第一电感L1和压控振荡器的公共节点分别电连接K分频器的输入端和分数分频器的输入端，分数分频器的输出端电连接所述鉴相器的第二输入端，分数分频器的输入信号频率为其输出信号频率的P倍，P大于1且P可以是分数；K分频器的输出端输出的信号的频率为所述频率合成器输出频率。K分频器用于将锁定高频分频得到宽频段频率范围，实现降低相位噪声，扩宽频段的目的。分数分频器通过集成芯片的数字寄存器控制其系数可变，用于控制可变频率。本实用新型实施例中，压控振荡器的输出信号分为两路输出，其中一路送入分数分频器进行非整数分频处理，经分数分频器处理后的信号送入鉴相器的第二输入端，鉴相器完成鉴相比较，从而完成了锁相环的跟踪合成过程，另一路压控振荡器的输出信号经过K分频器分频后产生所需要的频率。分数分频器由两个寄存器控制，分别为19bit的整数寄存器(用于存储P的整数部分)和24bit的小数寄存器(用于存储P的小数部分)。

本实用新型实施例中，晶振产生的信号经集成在IC芯片中的参考缓冲区送入到R分频器。参考缓冲区内部偏置，且在端口内部阻抗为100Ω，因此为了使端口为50Ω阻抗匹配，外部参考时钟输入时需对地接100Ω电阻，再经过交流耦合电容连接到IC芯片的时钟输入脚。鉴相器在锁定状态时，两个输入端的平均频率和相位相等，鉴相器比较两个输入端的信号相位差控制电荷泵的输出电流。本实用新型实施例中，晶振的频率为50MHz，对于所述分数分频器，P的整数部分的取值范围为20至524284；对于所述K分频器，K＝1或K＝2,4,6,…62。

下面通过一具体实施例来示例本实用新型的实现和寄存器设置。

将压控振荡器输出信号的频率表示为f_vco，将晶振的输出频率表示为f_ref。对于分数分频器来说，将P的整数部分表示为N_int(整数分频比)，将P的小数部分表示为N_frac。将频率合成器输出频率(K分频器输出信号频率)表示为f_out，此时，则有以下公式

f_vco＝(f_ref/R)×(N_int+N_frac)＝f_int+f_frac

f_out＝f_vco/K

其中，K＝1(K＝1时表示输出基频信号)或K＝2,4,6,…62。f_int＝(f_ref/R)×N_int，f_frac＝(f_ref/R)×N_frac。N_frac的取值为0.0至0.99999。R表示参考输入分频比，f_ref是输入参考温补频率，f_pd是鉴相频率，f_pd＝f_ref/R。

本实用新型实施例中，f_ref＝50MHz，设频率合成器输出频率f_out为156.8MHz，令K＝18，R＝1，则f_vco＝156.8MHz×18＝2822.4MHz，f_pd＝f_ref/R＝50MHz。因为2822.4MHz÷50MHz＝56.448，则N_int＝56，N_frac＝0.448，用round()表示四舍五入，由于round(0.448×2²⁴)＝round(7516192.768)＝7516193，则N_frac在24位小数寄存器的数值为7516193。此时，f_vco＝(50e6/1)×(56+7516193/2²⁴)＝2822.4MHz+0.691Hz，f_out＝f_vco/18＝156.8MHz+0.038Hz。此时，P的整数部分N_int以二进制数56d写入19位整数寄存器中，P的小数部分N_frac以二进制数7516193d写入24位小数寄存器中，0.038Hz的量化频率误差在此设计中可忽略。

FPGA采用SPI接口向外输出寄存器控制信号。参照图4，为本实用新型中FPGA控制数字寄存器的配置时序图。此时，数字寄存器初始化配置及顺序如下，

REG10x02000002：CEN管脚硬件使能

REG20x04000002：鉴相频率为50MHz，R分频比为1

REG30x06000070：初始化频率156.8MHz，压控振荡器输出频率为2822.4MHz，整数分频比为56

REG50x0A001220：送到压控振荡器的2号寄存器，初始化频率156.8MHz，压控振荡器输出频率为2822.4MHz,输出分频比K＝18

REG50x0A001F30：送到压控振荡器的3号寄存器，配置输出方式。

REG50x0A009B70：送到压控振荡器的7号寄存器，配置输出幅度(最大输出)

REG50x0A005A00：送到压控振荡器的0号寄存器，配置手动选择压控状态下的压范围。

REG90x1261DAB4：配置充放电泵电流

REGA 0x1400400C：配置手动/自动选择压控范围(400C为自动，900C为手动)。

REG40x08E56042：初始化频率156.8MHz，VCO输出频率为2822.4MHz,分频比小数部分为0.448。

其他寄存器为默认值。改变频率只需改变相应有变化的寄存器，从而可缩短送数时间。

参照图5a，为本实用新型在频率跨度为1MHz时的输出频谱测试图；参照图5b，为本实用新型在频率跨度为200KHz时的输出频谱测试图；参照图5c，为本实用新型在频率跨度为50KHz时的输出频谱测试图。图5a至图5c中，横轴表示频率合成器的输出频率，纵轴表示频率合成器的输出电平，单位为dBm。参照图6，为本实用新型的相位噪声测试结果示意图。图6中，横轴表示与频率合成器输出信号频率的频率间隔，纵轴表示1Hz带宽内单边带相位噪声功率，单位为dBc/Hz。

本实用新型实施例中，IC芯片可以通过寄存器控制设置两种可调压控中心频率校准方式：自动校准和手动校准。自动校准模式的工作原理是将压控振荡器控制电压固定在电荷泵输出最大电压值的1/2处，然后计算出空转压控频率，同时计算出实现最接近所需频率的空转输出频率的设置值，并将其写入寄存器中。手动校准的工作原理是设计出实现最接近所需频率的空转频率的设置，并在改变频率时直接将设置值写入寄存器实现相位锁定。由于自动校准模式在每一次改变频率时都要进行自动计算过程(即使同一频率值)，因此在锁定时间上较手动校准要慢，但自动校准较之手动校准的准确性更高，因此根据设计需要可酌情选择使用自动校准或手动校准模式。参照图7a，为本实用新型的压控振荡器采用手动校准方式时频率合成器的锁定时间的第一测试示意图，参照图7b，为本实用新型的压控振荡器采用自动校准方式时频率合成器的锁定时间的测试示意图，参照图7c，为本实用新型的压控振荡器采用手动校准方式时频率合成器的锁定时间的第二测试示意图。图7a至图7c中，横轴表示时间，纵轴表示频率，横轴上空心三角表示频率合成器输出频率开始进行锁定的时间，实心三角表示频率合成器输出频率结束锁定的时间。可以看出，手动校准较之自动校准锁定时间快，对于手动校准方式，最接近所需频率的空转输出频率的设置值不同是，同一频率间隔的锁定时间快慢也不同。本实用新型能够产生154～212MHz的频率源，其频率分辨率为25KHz，频段内杂散不大于-80dB，相位噪声不大于-120dBc/Hz10kHz、-150dBc/Hz1MHz，锁定时间全频段不大于90us。

显然，本领域的技术人员可以对本实用新型进行各种改动和变型而不脱离本实用新型的精神和范围。这样，倘若本实用新型的这些修改和变型属于本实用新型权利要求及其等同技术的范围之内，则本实用新型也意图包含这些改动和变型在内。

Claims (6)

1.一种超短波跳频电台用频率合成器，其特征在于，包括：晶振、R分频器、鉴相器、电荷泵、环路滤波器、压控振荡器、K分频器、以及分数分频器，R和K分别为大于0的自然数；所述晶振的输出端电连接R分频器的输入端，所述R分频器的输出端电连接鉴相器的第一输入端，所述鉴相器的输出端电连接电荷泵的输入端；所述电荷泵的输出端电连接环路滤波器的输入端，所述环路滤波器的输出端电连接压控振荡器的输入端；所述压控振荡器的输出端分别电连接K分频器的输入端和分数分频器的输入端，所述分数分频器的输出端电连接所述鉴相器的第二输入端，所述分数分频器的输出信号频率为其输入信号频率的P倍，P大于1；所述K分频器的输出端输出的信号的频率为所述频率合成器输出频率。

2.如权利要求1所述的一种超短波跳频电台用频率合成器，其特征在于，所述压控振荡器的两端并联有开关电容阵列。

3.如权利要求2所述的一种超短波跳频电台用频率合成器，其特征在于，所述开关电容阵列由多个并联的开关电容支路组成，每个开关电容支路并联接在所述压控振荡器的两端，所述每个开关电容支路由一个电容和一个开关串接而成；

所述超短波跳频电台用频率合成器还包括FPGA、以及用于控制开关电容阵列的每个开关的通断的数字寄存器，所述FPGA的时钟输入端电连接所述晶振的输出端，所述FPGA的寄存器控制信号输出端电连接所述数字寄存器的控制端。

4.如权利要求1所述的一种超短波跳频电台用频率合成器，其特征在于，所述R分频器、鉴相器、电荷泵、压控振荡器、K分频器和分数分频器集成在同一个IC芯片上。

5.如权利要求1所述的一种超短波跳频电台用频率合成器，其特征在于，所述晶振为温度补偿晶体振荡器，所述环路滤波器为低通滤波器。

6.如权利要求1所述的一种超短波跳频电台用频率合成器，其特征在于，所述晶振的频率为50MHz，对于所述分数分频器，P的整数部分的取值范围为20至524284；对于所述K分频器，K＝1或K＝2,4,6,…62。