CN202998066U

CN202998066U - 低噪声快速切换频率合成器

Info

Publication number: CN202998066U
Application number: CN 201220723545
Authority: CN
Inventors: 李关策; 高立俊; 刘少平; 谢谢; 刘俊; 马春丽
Original assignee: Shaanxi Fenghuo Electronics Co Ltd
Current assignee: Shaanxi Fenghuo Electronics Co Ltd
Priority date: 2012-12-25
Filing date: 2012-12-25
Publication date: 2013-06-12
Anticipated expiration: 2022-12-25

Abstract

一种低噪声快速切换频率合成器，包括FPGA控制电路、带宽控制电路、锁相环芯片PLL1ADF4193、环路滤波器、压控振荡器VCO、DDSAD9951、温补振荡器、D0-D7并行数据、D/A转换器、运算放大器；本实用新型低噪声快速切换频率合成器，同时具有频率转换时间短和相位噪声低的特点，能够同时满足超短波电台高速跳频和同车共址的要求。本实用新型频率合成器转换设计全频段小于80uS，相位噪声在频偏离主频5MHz处达到-170dBc/Hz；本实用新型可用于跳速大于600H/S的高速超短波跳频电台。

Description

低噪声快速切换频率合成器

技术领域

本实用新型属于短波、超短波无线电通信设备，涉及一种低噪声快速切换频率合成器。

背景技术

通信电台中的频率合成器种类很多，不同频段、不同功能的电台对频率合成器的指标要求不同，就频率合成器相位噪声指标，小功率电台（小于20W）要求较低，车载大功率电台（小于125W）要求相对较高，大功率基站台（400W、1000W）要求最高；对频率转换时间，定频电台不要求，跳频电台一般要求小于一个跳周期的10%。据相关资料和测试到的水平看，国内只有功放锁相环达到该指标，但采用的是大功率双管振荡器，输出功率为5W，并且工作频率只有30～88MHz，向其它频段扩展及其困难，不适宜做本振用。《宽带频率捷变锁相环设计》（中国电子科学研究院学报第2期2008年4月）中公开的锁定时间达到10uS,但采用的是间接测试方法，频谱质量较差；《超短波跳频电台频率合成器设计》（2007年第4期广西通信技术）中报道的相位噪声虽然较低，转换时间小于150uS，但仅用了小数分频技术。

实用新型内容

本实用新型的目的在于提供一种低噪声快速切换频率合成器，解决现有技术存在的相位噪声高，转换时间长的问题。

本实用新型的目的是这样实现的，一种低噪声快速切换频率合成器，包括FPGA控制电路、带宽控制电路、锁相环芯片PLL1ADF4193、环路滤波器、压控振荡器VCO、DDS AD9951、温补振荡器、D0-D7并行数据、D/A转换器、运算放大器；温补振荡器输出连接DDS AD9951的9脚作为时钟输入，连接DDS AD9951的21脚输出连接到PLL1ADF4193的11脚作为参考输入；压控振荡器VCO的输出一路作为本振输出，另一路输入到PLL1ADF4193的16脚作为程序输入，FPGA控制电路的输出串口控制锁相环芯片PLL1ADF4193和DDS AD9951，FPGA控制电路的输出并口D0-D7并行数据，连接到D/A转换器的D0-D7口，锁相环芯片PLL1ADF4193的鉴相输出2脚连接到环路滤波器，环路滤波器的输出连接压控振荡器VCO中4个变容管的负端，D/A转换器的输出连接运算放大器，运算放大器输出连接压控振荡器VCO电路中的4个变容管的正端；带宽控制电路连接环路滤波器。

本实用新型具有如下有益效果：

1、本实用新型低噪声快速切换频率合成器，同时具有频率转换时间短和相位噪声低的特点，能够同时满足超短波电台高速跳频和同车共址的要求。

2、本实用新型频率合成器转换设计全频段小于80uS，相位噪声在频偏离主频5MHz处达到-170dBc/Hz。本实用新型可用于跳速大于600H/S的高速超短波跳频电台，

附图说明

图1为本实用新型低噪声快速切换频率合成器框图；

图2为本实用新型低噪声快速切换频率合成器压控振荡器VCO原理框图；

图3为本实用新型低噪声快速切换频率合成器DDS激励锁相环原理框图；

图4为本实用新型低噪声快速切换频率合成器预置方法原理图；

图5本实用新型低噪声快速切换频率合成器使用信号源测试仪5052B测量的频率转换测试图；

图6本实用新型低噪声快速切换频率合成器相位噪声测试图。

图中，V1.第一变容管，V2.第二变容管，V3.第三变容管，V4.第四变容管，C1.第一电容器，C2.第二电容器。

具体实施方式

下面结合具体实施方式进一步详细说明本实用新型。

本实用新型低噪声快速切换频率合成器，参见图1，包括FPGA控制电路、带宽控制电路、锁相环芯片PLL1ADF4193、环路滤波器、压控振荡器VCO、DDS AD9951、温补振荡器、D0-D7并行数据、D/A转换器、运算放大器；温补振荡器输出连接DDS AD9951的9脚作为时钟输入，连接DDS AD9951的21脚输出连接到PLL1ADF4193的11脚作为参考输入；压控振荡器VCO的输出一路作为本振输出，另一路输入到PLL1ADF4193的16脚作为程序输入，FPGA控制电路的输出串口控制锁相环芯片PLL1ADF4193和DDS AD9951，FPGA控制电路的输出并口D0-D7并行数据，连接到D/A转换器的D0-D7口，锁相环芯片PLL1ADF4193的鉴相输出2脚连接到环路滤波器，环路滤波器的输出连接压控振荡器VCO中第一变容管V1、第二变容管V2、第三变容管V3、第四变容管V4的负端，D/A转换器的输出连接运算放大器，运算放大器输出连接压控振荡器VCO电路中的第一变容管V1、第二变容管V2、第三变容管V3、第四变容管V4的正端；带宽控制电路连接环路滤波器。

压控振荡器VCO由场效应管、电阻、电容和电感线圈等搭建而成，具有覆盖宽、低相位噪声和双调谐的特点。参见图2，本实用新型压控振荡器VCO设计为低噪声双调谐方式，采用第一变容管V1、第二变容管V2、第三变容管V3、第四变容管V4相当于8个变容管并联，增多结电容，第一电容器C1、第二电容器C2串联隔滞，提高了频率覆盖范围。细调电源来自于环路滤波器，预置电压来自于D/A转换器，是低噪声的设计关键。

在传统的单一锁相频率合成器中，由于锁相倍频在鉴相频率放大的同时，也将噪声同样放大，其相噪恶化程度为20logN（N为程序分频比），因此其频率分辨率越高，则参考频率越低，环路进入锁定的暂态时间就越长，相位噪声越大。所以，传统的单环PLL频率合成器是无法实现同时实现较高的频率分辨率的和快速锁定。本实用新型合成器采用DDS激励锁相环的方法，参见图3，9.6MHz晶体振荡器输出经过带通滤波器BPF滤波后激励DDS AD9951，DDS AD9951输出作为锁相环PLL1ADF4193参考输入，÷R电路和鉴相器PD在锁相环PLL1ADF4193内部，这样实现了鉴相频率远高于频率分辨率的目的，有利于降低相位噪声、加快锁定等优点。

频率算法如下：

频率合成器的输出频率为：

f_{o} = {Mf}_{DDS} = M \times \frac{K}{2^{N}} f_{r}

式中：N为DDS总的频率字长；K为所选的频率字。

因此，这种方案的频率分辨率为：

Δf = \frac{M}{2^{N}} f_{r}

由此可见，DDS与PLL结合的设计方案频率分辨率远远优于PLL，而输出频率较DDS则增加了M倍，较之单一的PLL或DDS有较好的性能。

尽管采用DDS后可以大幅提高鉴相频率，缩短锁定时间，但对于几十μS的指标要求，还必须采用其它的辅助加速锁定措施，本技术采用频率预置法和变环路带宽法。

频率合成器的频率转换过程，分为频率捕获和相位跟踪两个阶段。频率捕获时间和初始频差有关，相位跟踪时间则由环路参数决定。一般情况下，频率捕获时间远远大于相位跟踪时间。预置方法就是采用外部指令信号控制产生一个粗调电压，使压控振荡器VCO粗调到所需频率附近，从而缩短频率锁定时间。粗调电压的数据越精确，在跳频模式时就可以保证环路电压越是稳定，有利于缩短环路的锁定时间。

参见图4，D/A转换器输出电压经带通滤波器BPF滤波后作为预置电压家在压控振荡器VCO变容管正端，预置调谐将锁相环调谐锁定定电压附近，鉴相器输出经环路LPF滤波后加在压控振荡器VCO变容管负端，环路调谐电压变化范围很小，达到缩短锁定时间的目的，压控振荡器VCO输出一路作为本振fvco,另一路进程序分频器÷N，÷N分频器在锁相环PLL1ADF4193内部。

本实用新型预置方法通过动态地改变决定环路带宽的相关参数来达到降低跳频时间的目的，当处于失锁状态时，通过控制电路将环路带宽变宽，锁定时将环路带宽变窄。即变环路带宽法。

本实用新型低噪声快速转换频率合成器采用DDS与PLL结合的设计方案，宽覆盖双调谐低噪声压控振荡器，同时采用了频率预置和变环路带宽等多种快速锁定措施设计的频率合成器，具有转换时间快，同时能够保证了良好的相位噪声指标，能够满足超短波电台的应用要求。

本实用新型低噪声快速切换频率合成器采用FPGA为控制芯片，对DDS芯片、集成PLL芯片及D/A转换器及变带宽电路进行控制。高稳定度温补振荡器输入到DDS产生一个的高稳定低频率f_DDS，经锁相环电路R次分频后得到锁相环路的参考鉴相频率f_d。压控振荡器VCO的输出经N次分频后得到f_N，与f_d在鉴相器中进行相位比较后产生一个直流控制电压，送入环路滤波器，得到压控振荡器VCO控制电压。环路锁定时，压控振荡器输出频率f_o＝Nf_d＝Nf_DDS/R。改变DDS输出频率f_d，就可以改变输出频率。

DDS采用AD公司的低功耗芯片AD9951。AD9951最高工作时钟为400MHz，采用了先进的CMOS技术。它结合一个片内高速、高性能DAC和比较器构成一个完全数字控制可编程频率合成器，并具有时钟产生功能。系统内部用32bits相位累加器，在数据进入正弦查找表之间被截短成19bits，最后由内部集成的14bits DAC产生模拟信号输出。采用了5bits字控制相位，允许输出相位以180°、90°、45°、22.5°、11.25°及其任意组合的增量改变。内部高速比较器能接受DAC输出，以产生一个低抖动的方波，这样使AD9951用作时钟发生器时变得非常方便。通过外部的一个可调电阻，输出电流的幅度可调节成10-20mA，输出电压可达＋1V。同时，AD9951采用48脚表面封装形式封装，支持SPI兼容串口的操作，所有的寄存器可以通过并行I/O口写入，也可以通过串口写入，如：定频、捷变跳频等，这就满足了不同设计的要求。频率调谐、相位调节字可以以串行方式送入芯片内部。采用串行输入方式时只需4根控制接口线，即复位线、频率更新线、时钟线和数据线。

PLL芯片采用具有快速锁定和小数-N分频功能的ADF4193。ADF4193的输出相位具有数字可编程功能，在工作频率为2GHz时，输出信号相位误差为0.5°rms，相位噪声系数基底为-216dBc/Hz，具有3线串行接口，同时片内具有低噪声差动放大器。内部包括了一个低噪声的数字鉴频鉴相器PFD和一个精确的差动充电泵。差动放大器将差动充电泵输出转换成一个单端电压输出，提供给外部的压控振荡器VCO。基于∑-△的小数分频器允许可编程的小数-N分频和4位参考计数器（R）。ADF4193小数-N锁相环与外部的环路滤波器和压控振荡器可以实现一个完整的锁相环路。

该实施例可实现的主要技术指标:

●频率范围190MHz～248MHz；

●频率间隔：25kHz；

●输出幅度：≥5dBm（50Ω负载）；

●相位噪声：-100dBc/Hz1kHz；

-165dBc/Hz3MHz；

●频率切换时间：≤80uS；

图5为使用信号源测试仪5052B测量的频率转换测试图，可以看出转换时间达到了80uS得技术要求，相位噪声测试情况参见图6，测试为200MHz的频谱，可以看出，杂散点较少，杂散电平很低。相位噪声很低。

本实用新型低噪声快速切换频率合成器设计技术可根据应用需要扩展到其它频段。

《宽带频率捷变锁相环设计》（中国电子科学研究院学报第2期2008年4月）中公开的锁定时间达到10uS,但采用的是间接测试方法，频谱质量较差；《超短波跳频电台频率合成器设计》（2007年第4期广西通信技术）中报道相位噪声较低，转换时间小于150uS，但仅用了小数分频技术，与本实用专利所使用方法不同，指标也低很多。本实用新型低噪声快速切换频率合成器，同时具有频率转换时间短和相位噪声低的特点，能够同时满足超短波电台高速跳频和同车共址的要求。

本实用新型频率合成器转换设计全频段小于80uS，相位噪声在频偏离主频5MHz处达到-170dBc/Hz，可用于跳速大于600H/S的高速超短波跳频电台。

Claims

1.一种低噪声快速切换频率合成器，其特征在于：一种低噪声快速切换频率合成器，包括FPGA控制电路、带宽控制电路、锁相环芯片PLL1ADF4193、环路滤波器、压控振荡器VCO、DDS AD9951、温补振荡器、D0-D7并行数据、D/A转换器、运算放大器；温补振荡器输出连接DDSAD9951的9脚作为时钟输入，连接DDS AD9951的21脚输出连接到PLL1ADF4193的11脚作为参考输入；压控振荡器VCO的输出一路作为本振输出，另一路输入到PLL1ADF4193的16脚作为程序输入，FPGA控制电路的输出串口控制锁相环芯片PLL1ADF4193和DDS AD9951，FPGA控制电路的输出并口D0-D7并行数据，连接到D/A转换器的D0-D7口，锁相环芯片PLL1ADF4193的鉴相输出2脚连接到环路滤波器，环路滤波器的输出连接压控振荡器VCO中4个变容管的负端，D/A转换器的输出连接运算放大器，运算放大器输出连接压控振荡器VCO电路中的4个变容管的正端；带宽控制电路连接环路滤波器。