CN108880540B - 一种改善锁相环频率切换时间的方法 - Google Patents
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Abstract
本发明公开了一种改善锁相环频率切换时间的方法，属于通信领域，本发明主要通过两种方法来改善频率切换时间，一是PLL所有的控制用FPGA进行智能控制，然后通过FPGA并行送数，由于FPGA能够采用高速时钟，基本上忽略了送数时间，二是锁相环用两个带宽来切换，加快锁相环的锁相过程；本发明通过开机送数，将VCO预置参数寄存在FPGA寄存器上，不需要每次切换频率工控机重新计算判断，只需要FPGA简单判断后调取参数即可；本发明通过宽带和窄带带宽自动切换来提高切换速度，加速PLL锁相过程，可以将PLL的频率切换时间从200us改善到最大时间在10us以下。
Description
技术领域
本发明属于通信领域，具体涉及一种改善锁相环频率切换时间的方法。
背景技术
锁相环由于在现在雷达和通信系统中的大量运用，已经非常普及。锁相环路(PLL)合成技术相对于直接数字频率合成(DDS)技术，虽然有很多的优点，但是在频率切换时间上明显不足。
由于锁相环固有的特性，频率切换时间一直很慢，而在整个仪器的控制中，由于传统设备的控制需要通过工控机串行送数来控制环路的频率切换，明显拖延了频率的切换时间，而随着芯片的发展，控制越来越复杂，整个锁相环的控制已经超过200个控制，如果对于一个只有10MHz时钟的工控机来说，整个锁相环送数过程占到频率切换的10％，而在整个送数的过程工控机无法处理整个系统的其他操作，对系统频率的切换影响更大。
PLL电路如图1所示：锁相环主要包括鉴相器、环路带宽、压控振荡器(VCO)、分频器和VCO预置DA电路。这些电路虽然都有FPGA相连，但是FPGA只是实时传送工控机的指令。传统技术方案在PLL频率切换时需要通过工控机串行送数来实现PLL的控制，其具体控制方法如图2所示：整机开机后在频率切换时候设置频率，频率设置以后，工控机对PLL进行频率切换控制，具体包括如下步骤：
步骤1：工控机对PLL进行开环；
步骤2：工控机通过预存的VCO预置数据，运用一定的算法计算出当前频率需要的预置参数，给VCO的DA送数据；
步骤3：工控机判断当前频率是否需要进行鉴相器控制，若果需要，进行鉴相器配置；
步骤4：工控机判断当前频率是否需要进行带宽控制，若果需要，进行带宽控制；
步骤5：工控机通过当前设置的频率计算出需要给PLL送的分频比，将分频比送给分频器；
步骤6：工控机控制环路闭环。
由于工控机控制整个设备，所以在PLL电路中，需要将工控机送数首先传送到FPGA上，通过FPGA来进行所以的控制。从步骤1到步骤6的控制都是工控机的串行送数，假设工控机的时钟信号为10MHz，需要传送200个指令，那么消耗在整个控制上的时间为20us，对频率切换时间有很大的影响。
现有技术的缺点：
1、由于工控机是串行送数的方式，严重影响了PLL的频率切换时间。
2、由于所有的PLL算法都需要在工控机上，影响了工控机的性能。
3、锁相环的环路带宽主要考虑相位噪声和杂散等因素，对频率切换时间考虑较小，影响了PLL切换时间。
发明内容
针对现有技术中存在的上述技术问题，本发明提出了一种改善锁相环频率切换时间的方法，设计合理，克服了现有技术的不足，具有良好的效果。
为了实现上述目的，本发明采用如下技术方案：
一种改善锁相环频率切换时间的方法，采用工控机、FPGA，包括如下步骤：
整机开机后在频率切换时设置频率，频率设置以后，通过FPGA对PLL进行频率切换控制：
步骤1：通过工控机给FPGA送鉴相频率和分频比；
步骤2：通过FPGA判断是否需要对PLL进行开环；
步骤3：FPGA通过预存的PLL的VCO预置数据，计算出VCO需要的预置参数，给PLL的VCO预置DA电路送数据；首先判断是否需要重新送数据，如果需要即重新送数据；
步骤4：FPGA根据工控机送出的数据判断鉴相频率是否有改变，如果鉴相频率改变，则给PLL的鉴相器重新配置数据；
步骤5：通过FPGA对接收到的分频比进行运算，并将最终的分频比送给PLL的分频器；
步骤6：将PLL多设置一个宽带带宽，通过FPGA判断当前频率是否需要进行带宽控制，若需要，切换到PLL宽带带宽模式，进行带宽控制；
步骤7：判断步骤2中PLL是否开环；
若：判断结果是步骤2中PLL开环，则执行步骤8；
或判断结果是步骤2中PLL闭环，则执行步骤9；
步骤8：通过FPGA控制PLL闭环；
步骤9：切换到PLL的窄带带宽模式，进行带宽控制。
本发明所带来的有益技术效果：
本发明主要通过两种方法来改善频率切换时间，一是PLL所有的控制用FPGA进行智能控制，然后通过FPGA并行送数，由于FPGA能够采用高速时钟，基本上忽略了送数时间，二是锁相环用两个带宽来切换，加快锁相环的锁相过程；
本发明通过开机送数，将VCO预置参数寄存在FPGA寄存器上，不需要每次切换频率工控机重新计算判断，只需要FPGA简单判断后调取参数即可。
本发明通过宽带和窄带带宽自动切换来提高切换速度，加速PLL锁相过程，可以将PLL的频率切换时间从200us提高到最大时间在10us以下。
附图说明
图1为PLL电路图。
图2为PLL方法流程图。
图3为本发明方法的流程图。
具体实施方式
下面结合附图以及具体实施方式对本发明作进一步详细说明：
本发明在设备开机时候将VCO预置参数送到FPGA的寄存器上(每个VCO的预置参数有差异，所以每台仪器的数据不一样，需要将数据存在工控机里)，寄存器的地址对应预置的DA。假设VCO预置DA是16位，一共65536个数，FPGA寄存器的地址一共65536位，如果是鉴相频率不变的PLL，假设分频比为100～200，可以将100～200分成65535份，FPGA接收到分频比后判断当前频率对应的地址，从而调出预置参数；如果鉴相频率不一样，工控机送分频比的同时加上分频比识别控制，FPGA首先判断当前的鉴相频率，然后根据分频比来判断预置参数。以上的送数在开机时完成，对PLL的频率切换时间没有任何影响。当进行频率切换后，进行如下步骤(如图3所示)：
步骤1：通过工控机给FPGA送鉴相频率(鉴相频率不变的可以忽略)和分频比；
步骤2：通过FPGA判断是否需要对PLL进行开环；一般需要根据环路特性来判断，假设鉴相频率和分频比变动小，判断误差电压变化范围(误差电压可以跟分频比对应，可粗略计算出)不会超过最大误差电压的50％可以不开环，如果超过范围即对PLL进行开环；
步骤3：FPGA通过预存的PLL的VCO预置数据，计算出鉴相频率需要的预置参数，给PLL的VCO预置DA电路送数据；首先判断是否需要重新送数据，如果需要即重新送数据，(比如在上例中，分频比100～200被分成65535份，假设变化后的分频比跟前一个分频比同属一份即不需要重新送数)；
步骤4：FPGA根据工控机送出的数据判断鉴相频率是否有改变，如果鉴相频率改变，则给PLL的鉴相器重新配置数据(鉴相器配置数据是固定的，可以写到FPGA程序中)；
步骤5：通过FPGA对接收到的分频比进行运算(比如Sigma-delta调制)，并将最终的分频比送给PLL的分频器；
步骤6：将PLL多设置一个宽带带宽(宽带带宽只考虑锁相时间不考虑其他指标，这样大大改善PLL锁相时间)，通过FPGA判断当前频率是否需要进行带宽控制，若需要，切换到PLL宽带带宽模式，进行带宽控制；
步骤7：判断步骤2中PLL是否开环；
若：判断结果是步骤2中PLL开环，则执行步骤8；
或判断结果是步骤2中PLL闭环，则执行步骤9；
步骤8：通过FPGA控制PLL闭环；
步骤9：切换到PLL的正常带宽(一般称为窄带带宽)模式，进行带宽控制，使得锁相输出最好的相位噪声和杂散，从宽带带宽切换到窄带带宽需要有一定的等待过程，等待时间根据PLL特性来设置，一般时间参考为宽带快要锁住时即可。
在本设计中，增加了判断是否需要开环、是否需要重新送预置参数的过程(由于这两个过程在FPGA内部高速处理时间可以忽略，而增加判断使得部分频率切换更加快速)，增加了PLL的宽带带宽。由于所有的操作在FPGA内部并行进行，假设FPGA时钟是500MHz，那么PLL一共的200个控制，用并行控制这样消耗的时间不超过2ns*50，这个时间跟串行20us时间相比可以忽略。而采用宽带带宽大大节省了频率切换时间。
本发明方法可以将PLL的频率切换时间从200us提高到最大时间在10us以下。
当然，上述说明并非是对本发明的限制，本发明也并不仅限于上述举例，本技术领域的技术人员在本发明的实质范围内所做出的变化、改型、添加或替换，也应属于本发明的保护范围。
Claims (1)
1.一种改善锁相环频率切换时间的方法，其特征在于：采用工控机、FPGA，包括如下步骤：
整机开机后在频率切换时设置频率，频率设置以后，通过FPGA对PLL进行频率切换控制：
步骤1：通过工控机给FPGA送鉴相频率和分频比；
步骤2：通过FPGA判断是否需要对PLL进行开环；
步骤3：FPGA通过预存的PLL的VCO预置数据，计算出需要的预置参数，给PLL的VCO预置DA电路送数据；首先判断是否需要重新送数据，如果需要即重新送数据；
步骤4：FPGA根据工控机送出的数据判断鉴相频率是否有改变，如果鉴相频率改变，则给PLL的鉴相器重新配置数据；
步骤5：通过FPGA对接收到的分频比进行运算，并将最终的分频比送给PLL的分频器；
步骤6：将PLL多设置一个宽带带宽，通过FPGA判断当前频率是否需要进行带宽控制，若需要，切换到PLL宽带带宽模式，进行带宽控制；
步骤7：判断步骤2中PLL是否开环；
若：判断结果是步骤2中PLL开环，则执行步骤8；
或判断结果是步骤2中PLL闭环，则执行步骤9；
步骤8：通过FPGA控制PLL闭环；
步骤9：切换到PLL的宽带带宽模式，再切换到窄带带宽模式，进行带宽控制；
开机时将VCO预置参数送到FPGA的寄存器上，寄存器的地址对应预置的DA电路，FPGA接收到分频比后判断当前频率对应的地址，从而调出预置参数；如果鉴相频率不一样，工控机送分频比的同时加上分频比识别控制，FPGA首先判断当前的鉴相频率，然后根据分频比来判断预置参数；配置VCO预置参数在开机时完成，对PLL的频率切换时间没有任何影响。
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