CN207150565U - 一种高速延迟锁相环 - Google Patents
一种高速延迟锁相环 Download PDFInfo
- Publication number
- CN207150565U CN207150565U CN201721130025.9U CN201721130025U CN207150565U CN 207150565 U CN207150565 U CN 207150565U CN 201721130025 U CN201721130025 U CN 201721130025U CN 207150565 U CN207150565 U CN 207150565U
- Authority
- CN
- China
- Prior art keywords
- delay
- phase
- voltage
- clock
- frequency
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
本实用新型涉及一种高速延迟锁相环，包括自动频率校准算法模块、延迟单元链、四分频器、鉴相器、采样电路、电荷泵、滤波器、电压调节器和偏置电压产生电路；其中，自动频率校准算法模块用于获取采样电路输出的采样结果；以及设置电压调节器的输出电压和偏置电压产生电路的输出；延迟单元链用于根据电压调节器的输出电压、滤波器的延迟控制电压和高速时钟生成输入时钟和延迟时钟；四分频器用于对输入时钟和延迟时钟分别进行两次二分频；鉴相器用于对降速后的输入时钟和延迟时钟进行鉴相，并向电荷泵输出相应地相位误差信号；电荷泵用于将相位误差信号转换成电流信号，滤波器根据电流信号生成所述延迟控制电压。本实用新型得到稳定的正交时钟输出。
Description
技术领域
本实用新型属于高速接口数据传输领域，主要用于高速接口电路中正交时钟的产生，涉及一种高速延迟锁相环。
背景技术
随着亚微米、超深亚微米技术的发展，超大规模集成电路和系统集成技术的日益成熟，芯片的集成规模越来越大、工作速度也越来越快，这使得作为芯片重要组成部分的片内时钟的质量更为重要。因为无条件稳定的延迟锁相环具有“零延迟”、低噪声、低抖动以及易于设计的特点，适合应用于大规模高速芯片的时钟同步。近年来，以延迟锁相环作为时钟分布的技术已经广泛应用于现场可编程门阵列、微处理器等芯片中。
在高速接口电路中，常使用正交时钟参与时钟数据恢复。产生正交时钟的实现方式有二分频器，多相滤波器等。当数据速率高达每秒十几、二十几吉位(Gbps)时，采用上述方法实现正交时钟就比较困难。
实用新型内容
为了克服在高速接口电路中难产生稳定的正交时钟，本实用新型使用高速延迟锁相环的方法实现，同时提出一种自动频率校准方法，用于对高速延迟锁相环进行正确的延迟频带选择，选择出适合于当前应用环境下的合适频带，然后再通过高速延迟锁相环的闭环特性进行环路锁定，从而得到稳定的正交时钟输出。
为实现上述目的，本实用新型提供了一种高速延迟锁相环，包括自动频率校准算法模块、延迟单元链、四分频器、鉴相器、采样电路、电荷泵、滤波器、电压调节器和偏置电压产生电路；自动频率校准算法模块，用于获取采样电路输出的采样结果，采样结果包括四分频器分频后的输入时钟和延迟时钟；以及设置电压调节器的输出电压和偏置电压产生电路的输出；延迟单元链,用于根据电压调节器的输出电压、滤波器的延迟控制电压和高速时钟生成输入时钟和延迟时钟；四分频器，用于对输入时钟和延迟时钟分别进行两次二分频，从而完成四分频的降速，使输入时钟和延迟时钟的速度降至鉴相器能够正确处理的速度；鉴相器，用于对降速后的输入时钟和延迟时钟进行鉴相，并向电荷泵输出相应地相位误差信号；电荷泵，用于将相位误差信号转换成电流信号，滤波器根据电流信号生成延迟控制电压。
优选地，延迟单元链采用多级延迟可变的反相器构成链路，反相器的延迟时间通过电压调节器的输出电压和滤波器的延迟控制电压分别进行调节，电压调节器的输出电压对应延迟粗调，滤波器的延迟控制电压对应延迟细调。
优选地，鉴相器对降速以后的输入时钟和延迟时钟进行鉴相，判断相位超前还是滞后，输出相位误差信号给电荷泵。
优选地，电荷泵将鉴相器输出的相位误差信号转换成模拟电流量，输出给后级的滤波器。
优选地，电压调节器的输出作为延迟单元链的电源电压，不同的电源电压对应延迟链路不通的延迟频带，通过选择不同的电源电压值，确定适合当前输入频率的延迟频带。
优选地，偏置电压产生电路用于自动频率校准过程中产生两个高低控制电压，VH和VL，对控制电压进行设置。
优选地，采样电路用于将分频后的输入时钟和延迟时钟进行相互采样，从而确定两个时钟的先后关系，将采样结果输出给自动频率校准算法模块进行判断，进而确定频带的选择。
本实用新型利用一种自动频率校准方法，用于对高速延迟锁相环进行正确的延迟频带选择，选择出适合于当前应用环境下的合适频带，然后再通过高速延迟锁相环的闭环特性进行环路锁定，从而得到稳定的正交时钟输出。
附图说明
图1为本实用新型高速延迟锁相环整体结构框图；
图2为本实用新型自动频率校准方法示意图；
图3为本实用新型自动频率校准采样结果为00时的时序示意图；
图4为本实用新型自动频率校准采样结果为01时的时序示意图；
图5为本实用新型自动频率校准采样结果为11时的时序示意图。
具体实施方式
下面通过附图和实施例，对本实用新型的技术方案做进一步的详细描述。
图1为本实用新型高速延迟锁相环整体结构框图。
如图1所示，高速延迟锁相环，包括：自动频率校准算法模块、延迟单元链、四分频器、鉴相器、采样电路、电荷泵、滤波器、电压调节器和偏置电压产生电路。
自动频率校准算法模块用于获取采样电路输出的采样结果，采样结果包括四分频器分频后的输入时钟和延迟时钟，以及设置电压调节器的输出电压和偏置电压产生电路的输出；延迟单元链根据电压调节器的输出电压、滤波器的延迟控制电压和高速时钟生成输入时钟和延迟时钟；四分频器输入时钟和延迟时钟分别进行两次二分频，从而完成四分频的降速，使输入时钟和延迟时钟的速度降至鉴相器能够正确处理的速度；鉴相器对降速后的输入时钟和延迟时钟进行鉴相，并向电荷泵输出相应地相位误差信号；电荷泵将相位误差信号转换成电流信号，滤波器根据电流信号生成延迟控制电压。
延迟单元链，采用多级延迟可变的反相器构成链路，反相器的延迟时间可通过电源电压Vldo和控制电压Vctrl分别进行调节，电源电压Vldo对应延迟粗调，控制电压Vctrl对应延迟细调。
其中，正交时钟从延迟单元链内部取出，分别为CLK_I和CLK_Q。
四分频器，对输入时钟CLK_IN和延迟时钟CLK_OUT分别进行两次二分频，从而完成四分频的降速，使输入时钟和延迟时钟的速度降至鉴相器能够正确处理的速度。
鉴相器，对降速以后的输入时钟CLK_IN4和延迟时钟CLK_OUT4进行鉴相，判断相位超前还是滞后，输出相位误差信号UP/DOWN给电荷泵。
电荷泵，将鉴相器输出的相位误差信号UP/DOWN转换成模拟电流量Ich，输出给后级的滤波器。
滤波器，用于对电荷泵输出的电流信号进行积分处理，得到一个稳定的电压值，该电压作为延迟单元链的延迟控制电压Vctrl，确定延迟单元链的延迟量，在Vctrl稳定后，正交时钟便可以从延迟单元链路中取出。
电压调节器，其输出作为延迟单元链的电源电压Vldo，不同的Vldo对应延迟链路不通的延迟频带，通过选择不同的Vldo值，确定适合当前输入频率的延迟频带。
偏置电压产生电路，用于自动频率校准过程中产生两个高低控制电压，VH和VL，对控制电压Vctrl进行设置。
采样电路用于将分频后的输入时钟CLK_IN4和延迟时钟CLK_OUT4进行相互采样，从而确定两个时钟的先后关系，将采样结果输出给自动频率校准算法进行判断，进而确定频带的选择。
自动频率校准算法模块，通过设置电压调节器的输出电压Vldo和偏置电压产生电路的输出，在获取降速之后的输入时钟和延迟时钟的采样结果之后，根据采样结果，选定当前输入时钟频率所需要的延迟频带，完成自动频率校准的功能。
整个延迟锁相环里包括两个环路，第一个环路为频带选择环路，包括延迟单元链、四分频器、采样电路、电压调节器、偏置电压产生电路、自动频率校准算法模块。第二个环路为模拟闭环细调环路，包括延迟单元链、四分频器、鉴相器、电荷泵、滤波器、电压调节器。两个环路共用部分模块，先后工作。
图2为本实用新型自动频率校准方法示意图。
如图2所示，频带选择环路先工作，按自动频率校准方法的命令执行。首先选择频率最高的频带，即电压调节器输出电压调至最高，此时延迟单元链对应最短的延迟时间。高速时钟CLK经过延迟单元链处理，得到输入时钟CLK_IN和延迟时钟CLK_OUT，由于CLK_IN和CLK_OUT的频率等于最高时钟频率，一般鉴相器很难达到与此相当的鉴相速度，因此，先对CLK_IN和CLK_OUT进行完全相同的四分频处理，使两个时钟经过完全相同的分频通路得到两个时钟的四分频时钟，分别为CLK_IN4和CLK_OUT4。将偏置电压产生电路先后设置为VH和VL高低两个控制电压，将控制电压Vctrl等于这两个高低电压时所得到的时钟采样值记录下来。第一次循环选择的是频率最高的频带，所得时序如图3所示。CLK_OUTH和CLK_OUTL分别对应Vctrl等于VH和VL条件下的CLK_OUT输出时钟，CLK_OUT4H和CLK_OUT4L分别对应CLK_OUTH与CLK_OUTL四分频后输出时钟，由于此频带为频率最高的子带，因此，CLK_OUT4H和CLK_OUT4L对CLK_IN4的上升沿采样结果均为0，此频带对应的采样值就是00。然后，使频带数减1，再次设置偏置电压产生电路，以同样的方式得到CLK_IN与CLK_OUT四分频后的时钟的采样结果并保存。按此操作完成所有频带的遍历，直至频带数减为0，停止循环。
在整个遍历过程中，采样结果会按照00，01，11的顺序出现，分别对应图3，图4，图5三种情况。采样结果00和11表示当前频带无论控制电压为何值时，延迟时钟CLK_OUT的相位都会超前或滞后于输入时钟CLK_IN，这两种情况预示着模拟闭环无法锁定在目标延迟范围内，控制电压Vctrl会超过最高电压VH与最低电压VL所限定的电压范围。因此，使采样结果为01的频带才是目标子带，在该子带内，控制电压不会超过预设范围，并能保证模拟闭环锁定后，CLK_OUT相对于CLK_IN有正好一个周期的延迟。
频带选择环路工作完成之后，确定了电压调节器的输出电压Vldo，此时，就可以切换至模拟闭环细调环路工作，该过程完全依靠模拟电路的闭环稳定特性进行控制电压Vctrl的锁定。鉴相器将四分频时钟CLK_IN4与CLK_OUT4进行相位误差比较，得到超前与滞后数字信号UP/DOWN，控制电荷泵将数字信号转变为模拟电流量，通过滤波器的积分特性得到一个稳定的控制电压对延迟单元链进行延迟的控制，完成整个正交时钟的生成过程。
最后所应说明的是，以上实施例仅用以说明本实用新型的技术方案而非限制，尽管参照较佳实施例对本实用新型进行了详细说明，本领域的普通技术人员应当理解，可以对本实用新型的技术方案进行修改或者等同替换，而不脱离本实用新型技术方案的精神和范围。
Claims (7)
1.一种高速延迟锁相环，其特征在于，包括自动频率校准算法模块、延迟单元链、四分频器、鉴相器、采样电路、电荷泵、滤波器、电压调节器和偏置电压产生电路；
所述自动频率校准算法模块，用于获取采样电路输出的采样结果，所述采样结果包括四分频器分频后的输入时钟和延迟时钟；以及设置所述电压调节器的输出电压和所述偏置电压产生电路的输出；
所述延迟单元链,用于根据所述电压调节器的输出电压、所述滤波器的延迟控制电压和高速时钟生成输入时钟和延迟时钟；
所述四分频器，用于对所述输入时钟和所述延迟时钟分别进行两次二分频，从而完成四分频的降速，使输入时钟和延迟时钟的速度降至鉴相器能够正确处理的速度；
所述鉴相器，用于对降速后的输入时钟和延迟时钟进行鉴相，并向所述电荷泵输出相应地相位误差信号；
所述电荷泵，用于将所述相位误差信号转换成电流信号，所述滤波器根据所述电流信号生成所述延迟控制电压。
2.如权利要求1所述的高速延迟锁相环，其特征在于，所述延迟单元链采用多级延迟可变的反相器构成链路，反相器的延迟时间通过所述电压调节器的输出电压和所述滤波器的延迟控制电压分别进行调节，所述电压调节器的输出电压对应延迟粗调，所述滤波器的延迟控制电压对应延迟细调。
3.如权利要求1所述的高速延迟锁相环，其特征在于，所述鉴相器对降速以后的输入时钟和延迟时钟进行鉴相，判断相位超前还是滞后，输出相位误差信号给电荷泵。
4.如权利要求1所述的高速延迟锁相环，其特征在于，所述电荷泵将鉴相器输出的相位误差信号转换成模拟电流量，输出给后级的滤波器。
5.如权利要求1所述的高速延迟锁相环，其特征在于，所述电压调节器的输出作为延迟单元链的电源电压，不同的电源电压对应延迟链路不通的延迟频带，通过选择不同的电源电压值，确定适合当前输入频率的延迟频带。
6.如权利要求1所述的高速延迟锁相环，其特征在于，所述偏置电压产生电路用于自动频率校准过程中产生两个高低控制电压，VH和VL，对控制电压进行设置。
7.如权利要求1所述的高速延迟锁相环，其特征在于，所述采样电路用于将分频后的输入时钟和延迟时钟进行相互采样，从而确定两个时钟的先后关系，将采样结果输出给自动频率校准算法模块进行判断，进而确定频带的选择。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201721130025.9U CN207150565U (zh) | 2017-09-05 | 2017-09-05 | 一种高速延迟锁相环 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201721130025.9U CN207150565U (zh) | 2017-09-05 | 2017-09-05 | 一种高速延迟锁相环 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN207150565U true CN207150565U (zh) | 2018-03-27 |
Family
ID=61677447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201721130025.9U Active CN207150565U (zh) | 2017-09-05 | 2017-09-05 | 一种高速延迟锁相环 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN207150565U (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115575719A (zh) * | 2022-09-28 | 2023-01-06 | 深圳曦华科技有限公司 | 一种基于延迟锁相环路的电容检测方法及电容检测电路 |
| CN116436459A (zh) * | 2023-06-12 | 2023-07-14 | 牛芯半导体(深圳)有限公司 | 一种校准电路 |
-
2017
- 2017-09-05 CN CN201721130025.9U patent/CN207150565U/zh active Active
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115575719A (zh) * | 2022-09-28 | 2023-01-06 | 深圳曦华科技有限公司 | 一种基于延迟锁相环路的电容检测方法及电容检测电路 |
| CN115575719B (zh) * | 2022-09-28 | 2024-05-28 | 深圳曦华科技有限公司 | 一种基于延迟锁相环路的电容检测方法及电容检测电路 |
| CN116436459A (zh) * | 2023-06-12 | 2023-07-14 | 牛芯半导体(深圳)有限公司 | 一种校准电路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN105720971B (zh) | 锁相环的粗调谐选择 | |
| CN104516397B (zh) | 电子可携式装置根据从主机装置提取出的时钟频率进行数据处理的方法 | |
| CN207150565U (zh) | 一种高速延迟锁相环 | |
| CN106656168B (zh) | 时钟数据恢复装置及方法 | |
| CN105119600B (zh) | 一种使锁相环系统快速锁定的自动频带校准方法 | |
| CN101582692A (zh) | 一种提高数字锁相环性能的方法 | |
| CN104954016A (zh) | 一种快速自适应全数字锁相环及其设计方法 | |
| CN106817126A (zh) | 一种输出频率范围宽锁频速度快的高精度数字锁频环 | |
| CN108988855A (zh) | 注入锁定振荡器系统和方法 | |
| CN104702275B (zh) | 一种低相噪微波频率源电路和设备及方法 | |
| CN105141309A (zh) | 一种用于跳频通信的锁相环快速锁定电路及其运行方法 | |
| CN102122953A (zh) | 具有扩展追踪范围的快速锁定全数字锁相回路 | |
| CN103236841B (zh) | 基于周期比较的开关式鉴频鉴相器及数字锁相环 | |
| CN108923782A (zh) | 一种全数字锁相环及其快速锁相方法 | |
| CN105281752A (zh) | 一种基于数字锁相环实现的时钟数据恢复系统 | |
| US7501900B2 (en) | Phase-locked loop bandwidth calibration | |
| US7310021B2 (en) | Phase-locked loop with tunable-transfer function | |
| CN104242921B (zh) | 一种高频延迟锁相环及其时钟处理方法 | |
| CN109379078A (zh) | 一种ii型全数字锁相环的自适应环路滤波方法 | |
| CN107565959A (zh) | 一种高速延迟锁相环及其自动频率校准方法 | |
| CN105959001A (zh) | 变频域全数字锁相环及锁相控制方法 | |
| CN109428593A (zh) | 重新对准回路的电路、锁相回路、重新对准强度调整方法 | |
| CN105634483A (zh) | 一种用于汞离子微波频标的毫米波频率源 | |
| CN106505997A (zh) | 时脉与数据恢复电路及时脉与数据恢复方法 | |
| CN109067395A (zh) | 一种相位同步低相噪锁相频率合成装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20201221 Address after: 100094 Room 601, unit 3, 6 / F, building 2, yard 9, FengHao East Road, Haidian District, Beijing Patentee after: Beijing Weihao integrated circuit design Co.,Ltd. Address before: Room 2701-1, building 2, TEDA service outsourcing park, 19 Xinhuan West Road, Tianjin Development Zone, Binhai New Area, Tianjin, 300457 Patentee before: INTERNATIONAL GREEN CHIP (TIANJIN) Co.,Ltd. |
|
| TR01 | Transfer of patent right | ||
| CP01 | Change in the name or title of a patent holder |
Address after: 100094 Room 601, unit 3, 6 / F, building 2, yard 9, FengHao East Road, Haidian District, Beijing Patentee after: Howell analog integrated circuit (Beijing) Co.,Ltd. Address before: 100094 Room 601, unit 3, 6 / F, building 2, yard 9, FengHao East Road, Haidian District, Beijing Patentee before: Beijing Weihao integrated circuit design Co.,Ltd. |
|
| CP01 | Change in the name or title of a patent holder |