CN104954016A - 一种快速自适应全数字锁相环及其设计方法 - Google Patents

Abstract

本发明公开了一种快速自适应全数字锁相环及方法，该锁相环包括数字鉴相器、数字滤波器、数控振荡器和自适应控制器，其中数字鉴相器对输入信号ui与反馈到锁相环输入端的输出信号uo进行鉴相，并将反映输入与输出信号的相位误差信号e分别送给数字滤波器和自适应控制器，自适应控制器根据输入信号频率的变化和相位误差信号产生相应的控制信号c送数字滤波器，数字滤波器接收相位误差和控制信号后可实时改变其内部参数，并产生控制信号N，通过数控振荡器自动调节锁相环输出信号的频率和相位，使全数字锁相环能够实现快速锁定。

Description

一种快速自适应全数字锁相环及其设计方法

技术领域

本发明属于电子技术领域，涉及一种快速自适应全数字锁相环及其设计方法。

背景技术

近几年来，国内外学者针对各种不同的用途对全数字锁相环进行了广泛的研究，许多新颖的锁相环结构应运而生。同时，也对具备高性能和通用性的片内锁相环进行了深入的的研究。其中，比较具有代表性的研究工作主要有：单长虹等人提出了一种具有自动变模控制的快速全数字锁相环，其中的数字环路滤波器模数可以根据相位误差的大小进行自动调节，实现对环路带宽的实时控制，有效地解决了捕捉速度和抗噪声性能之间的矛盾；庞浩等人研究了一种基于比例积分控制的ADPLL，并对环路性能及参数的选取进行了详尽的分析，该锁相环具有静态相位误差小，易于硬件电路实现等特点；李亚斌等人提出了一种自采样比例积分控制的全数字锁相环路，并分析了在频率突变时环路的性能，这种锁相环在不同的锁频点具有几乎相同形式的传递函数，具有响应快、跟踪范围广等特点；卢辉斌等人研究了一种数字环路滤波器采用积分分离的PID控制的ADPLL，环路滤波器在反馈信号上升沿对序列滤波器的输出值进行PID综合，综合值作为压控振荡器的控制信号来实现相位的调整。这种结构的锁相环与基于PI控制算法的锁相环相比，具有更快的上升时间，并且不增加超调量；肖帅等人设计了一种基于FPGA实现得可变模数ADPLL，环路通过可变模分频器来改变中心频率，扩大了锁相范围，通过前馈模块进行鉴频调频，以此来提高锁相速度；谭聪等人研究了一种快速逼近型数字锁相环路，改进的快速逼近方法采用了多层次延迟链结构，分粗调、细调、微调3级结构逐次进行延迟补偿。这种设计结构大大减少了延迟链的数目和设计面积，可以实现20-200MHz的锁频范围，且设计精度高达100ps；Jaeha Kim等人在调研大量参考文献的基础上，重点结合了John G.Maneatis和Stefanos Sidiropoulos等人的研究成果，给出了COMS带宽自适应DLL和PLL的一般设计方法，并对不同的实现方法中该一般性准则进行了验证，对带宽自适应锁相环路的设计具有重大指导意义；Yawgeng等人设计了一种带宽自适应全数字锁相环，通过参数估算器来估算、调整数字环路滤波器的参数，使环路自然振荡频率ωn与输入频率ωref的比值以及阻尼因数ζ始终保持为一个固定的常数。Liangge Xu等人提出了一种基于高速可变相位累加器(VPA)型的全数字锁相环，这种采用拓扑结构的 可变相位累加器可以使关键路径采样时间达到最小化,并减少了高频区域移位寄存器的逻辑单元数量，它使得VPA速率提高了大约60％，同时也减少了功率损耗和芯片占用面积。Geng Hua等人利用可变模分频器来代替脉冲加减计数电路，使得锁相环路中心频率可调，由此来拓展ADPLL的工作频率带宽。

锁相环的环路带宽与锁相速度、捕获范围和抗扰性能密切相关，而且是相互矛盾的。拓展环路带宽可以扩大捕获范围，加快锁相速度，提高锁相环的动态性能，但会增加相位抖动、降低系统的抗扰性能，造成系统的稳定性能变差；反之，缩小环路带宽，可减小相位抖动、提高系统的抗扰性能，增强系统的稳定性，但却使锁相环的捕获范围变窄，锁相速度减慢。单独采用PID或PI控制方式，虽然可以改善系统的动态性能或静态性能，但由于它不能实施动态控制，一旦设计完成后，其控制参数是固定不变的，设计时只能采取折中的方案。因此，不能完全解决提高锁相环动态性能与增强稳态性能所存在的矛盾。

随着CMOS工艺的向前发展和系统集成度的不断提高，发展具备高性能和高通用性的片内锁相环已经成为一种流行趋势，而目前所使用的全数字锁相环路尚不能解决锁相速度、抗噪声能力和锁相范围之间的矛盾，无法满足实际工程系统的要求。鉴于以上情况，本文提出了一种自适应控制和动态比例积分控制相结合的快速自适应全数字锁相环系统，对所提出的锁相环路进行了详尽的理论分析，并通过计算机仿真技术对系统的各项性能进行了验证，最后通过FPGA器件予以硬件电路实现。本发明的研究对于探索设计具备高性能的全数字锁相环，全面提升锁相环路的各项性能指标，促进锁相理论和锁相技术的发展，具有很重要的学术价值和非常广阔的应用前景。

发明内容

为了克服现有技术中存在的缺陷，本发明提供一种快速自适应全数字锁相环及其设计方法，该快速自适应全数字锁相环其中的基于时序状态转移逻辑的数字鉴相器可以进行准确鉴相；自适应控制器模块，一方面，根据输入信号的频率以及鉴相误差的大小两个方面对环路带宽进行实时调节，另一方面，当输入信号频率发生较大突变时，通过对滤波器参数的初始置位，来改变环路的中心频率，以提高锁相环的锁相速度。

其技术方案如下：

一种快速自适应全数字锁相环，包括数字鉴相器、数字滤波器、数控振荡器和自适应控制器，其中数字鉴相器对输入信号ui与反馈到锁相环输入端的输出信号uo进行鉴相，并将反映输入与输出信号的相位误差信号e分别送给数字滤波器和自适应控制器，自适应控制器根据输入信号频率的变化和相位误差信号产生相应的控制信号c送数字滤波器，数字滤波器 接收相位误差和控制信号后可实时改变其内部参数，并产生控制信号N，通过数控振荡器自动调节锁相环输出信号的频率和相位，使全数字锁相环能够实现快速锁定。

一种快速自适应全数字锁相环的设计方法，包括以下步骤：

步骤1：确定快速自适应全数字锁相环的系统结构，包括数字鉴相器、数字滤波器、自适应控制器和数控振荡器的电路结构；

步骤2：采用EDA设计软件，利用Verilog HDL硬件描述语言分别对数字鉴相器、数字滤波器、自适应控制器和数控振荡器进行编程设计；

步骤3：将全数字锁相环的各组成部分连接起来进行系统设计；

步骤4：对全数字锁相环进行系统仿真和验证；

步骤5：将EDA设计软件所生成的配置文件通过编程器向FPGA下载，形成全数字锁相环的硬件电路。

本发明的有益效果：

本发明在全数字锁相环中增加了自适应控制器，改进了数字鉴相器和数字滤波器的电路结构，使锁相环能够根据输入信号频率的变化和输入输出信号相位差的变化，动态调节控制参数，提高了锁相速度，拓展了锁相范围，增强了锁相系统的稳定性能，并有效解决了提高锁相环动态性能与增强稳态性能所存在的矛盾。

附图说明

图1为快速自适应全数字锁相环的结构示意图；

图2为数字鉴相器的结构图；

图3为自适应控制器与数字滤波器相结合的控制电路结构图；

图4为数字滤波器的电路结构图；

图5为同步移位上升沿检测模块；

图6为基于时序状态转移逻辑的数字鉴相器RTL级电路；

图7为基于时序状态转移逻辑的数字鉴相器鉴相波形仿真；

图8为测频模块结构图；

图9为初始置位模块的内部结构图；

图10为自动变模模块的内部结构图；

图11为调制器的组成结构；

图12为除N计数器式数控振荡器；

图13为除N计数器式数控振荡器的RTL级电路图；

图14为环路带宽随参考频率和相位误差的变化情况。

具体实施方式

下面结合附图和具体实施方式对本发明的技术方案做进一步详细说明。

一、数字鉴相器的设计

图1为快速自适应全数字锁相环的结构示意图。在全数字锁相环中增加了自适应控制器，并改进了数字鉴相器和数字滤波器的电路结构，使锁相环能够根据输入信号频率的变化和输入输出信号相位差的变化，动态调节控制参数，提高了锁相速度，拓展了锁相范围，增强了锁相系统的稳定性能。克服了传统全数字锁相环控制参数固定、不可动态调节所造成的缺陷。

图2为数字鉴相器的结构图。它由二个同步移位上升沿检测模块和鉴相状态转移模块组成。鉴相器主要由同步移位上升沿检测模块和鉴相状态转移模块组成。其中的同步移位上升沿检测模块可以有效地滤除输入信号U0和U1的上升沿毛刺，输出准确的上升沿检测信号U0’和U1’；鉴相状态转移模块则根据上升沿检测信号U0’、U1’以及上一周期的鉴相输出信号sub’、add’的值，综合出本周期的鉴相输出sub和add。鉴相器各模块在系统高频时钟clk下同步工作，大大的提高了鉴相的准确性，同时有效地消除了鉴相毛刺的现象。

图3为自适应控制器与数字滤波器相结合的控制电路结构图。其中自适应控制器由测频模块、自动变模块和初始置位模块组成；数字滤波器由调制器、比例控制模块和积分控制模块组成。

图4为数字滤波器的电路结构图，它由调制器、比例脉冲分频器、比例增减计数器、积分脉冲分频器、积分增减计数器、加法器和锁存器组成。

下面详细的介绍各个模块的结构和工作原理。

同步移位上升沿检测模块是由一系列D触发器和与门组成的边沿滤波检测电路，其结构如图5所示：

同步移位上升沿检测模块在工作时，边沿待检测信号U，被送入到由n个工作时钟为clk的D触发器组成的同步移位电路中，触发器的输出Q₁～Q_n-1以及被送入到与门AND，AND的输出U’即为上升沿输出信号。根据该模块的工作原理可知，只有检测信号U的高电平周期大于等于(n-1)T_clk，才会输出上升沿信号U’，而高电平周期小于(n-1)T_clk的上升沿毛刺则会被过滤掉。

鉴相状态转移模块实际上是一个译码器电路，它根据上升沿检测信号U0’、U1’以及上 一周期的鉴相输出sub’、add’的值，将鉴相过程分为16个转移状态，以此来综合出本周期的鉴相输出sub和add。当本地估算信号U1的相位超前于输入信号U0时，则首先由U1的上升沿信号U1’使add变为高电平，接着，输入信号U0的上升沿信号U0’使add重新变为低电平；同理，当U0的相位超前于U1时，U0的上升沿信号U0’使sub变为高电平，当U1的上升沿信号U1’到来时，sub重新变回低电平。具体的状态转移逻辑如下表所示：

表1 状态转移逻辑表

根据时序状态转移逻辑的鉴相器工作原理，可以通过VerilogHDL硬件描述语言进行编程，综合出具体的电路结构，在此基础上可以对鉴相器的功能进行仿真分析。图6给出了该鉴相器的RTL级电路图，图7为该鉴相器的仿真波形。

从仿真波形图可以看出，sub和add可以准确的指示输入信号U0和U1的滞后超前情况，且其脉冲宽度也表示相位误差的大小。

二、自适应控制器的设计

针对传统的PI控制全数字锁相环所存在的捕捉速度、抗干扰性能和捕捉范围之间互相矛盾的问题，提出了一种自适应控制与动态比例积分控制相结合的控制方式，该电路结构主要由控制器模块和滤波器模块两部分组成，其结构图如图3所示。

控制器模块主要包括三部分：测频模块、自动变模模块和初始置位模块。它的作用是根 据输入信号频率和鉴相误差的大小，自动生成环路滤波器的各项控制参数，对环路的带宽进行实时调节，并根据输入信号频率的变化实时的调整环路中心频率，以此来拓宽环路的频率跟踪锁定范围。

其中，测频模块是一个n位的计数器电路，它以输入信号U0的高电平作为计数使能，对高频时钟信号clk进行计数，并输出计数值P，如图8所示：

初始置位模块的作用是根据输入信号频率的大小，来实时的调整环路滤波器的初始计数参数，以此来改变环路的中心频率并达到快速锁定的目的，它主要由n位比较器、n位锁存器和移位电路组成(如图9所示)。其中，比较器模块将本周期测频值P与前一周期锁存的有效测频值P’进行比较，当P的值与P’的值相差较大时，比较器输出控制信号en，en一方面作为锁存器的使能信号，将P的值送入锁存器，另一方面作为环路滤波器的置位使能，将移位后的P’值P0、I0分别作为比例增减计数器和积分增减计数器的预置初值。

自动变模模块是根据鉴相误差sub和add的相对大小来进行工作的，它采用了三级移位比较的电路结构，如图10所示。其中的比较器电路，将移位后的P’值与经高频时钟clk量化计数的相位误差大小进行比较，并分别输出各自的比较值A1、A2和A3；译码器电路根据A1、A2、A3的值，生成数字环路滤波器的比例积分控制参数K1、K2，以及指示相位锁定情况的信号lock，译码逻辑如表2所示。

表2 状态转移译码逻辑表

三、数字滤波器的设计

数字滤波器的设计采用了比例积分的控制结构，主要由调制器模块、比例积分分频器、比例积分计数器和加法器电路等组成。它的控制参数来自控制器模块，可以根据鉴相器模块送来的相位误差sub和add，经过比例、积分调制，输出振荡器模块的控制字N，以此来调整输出信号的频率，达到消除相位误差的目的。滤波器模块的电路结构如图4所示。

其中的调制器模块是由与门组成的逻辑电路，在高频时钟信号clk下，将相位误差sub 和add调制成一系列的jia、kou脉冲序列，来作为比例脉冲分频器和积分脉冲分频器的输入时钟，它的内部结构如图11所示：

比例脉冲分频器和积分脉冲分频器分别是一个分频值可变的分频电路，它们的分频值分别来自自动变模模块的译码输出K1和K2。jia、kou脉冲经过分频器后，便可以得到比例增减计数器和积分增减计数器的计数脉冲序列。

比例增减计数器和积分增减计数器是两个可以预置初值的可逆计数器电路，它们的计数初值分别来自初始置位模块的输出P0和I0，当置位使能信号en有效时，P0和I0被送入两个计数器中作为它们的计数初始值。当置位使能信号en为低电平时，比例增减计数器和积分增减计数器分别对经过分频后的jia、kou脉冲序列进行加减计数操作，计数值NP和NI分别作为比例控制参数和积分控制参数送入到加法器电路中，当输入信号U0上升沿到来时，比例增减计数器复位(复位值为P0)，积分增减计数器则不复位。

加法器和锁存器的作用是根据比例控制参数NP和积分控制参数NI的值，来计算出下一周期数控振荡器的控制参数N。当输入信号U0上升沿到来时，加法器将NP和NI的值相加，和N被送入到锁存器中，作为下一周期数控振荡器模块的控制参数。

通过VerilogHDL硬件描述语言进行编程，可完成数字滤波器的设计。

四、数控振荡器的设计

数控振荡器(DCO)是一种通过数字信号来控制振荡器频率输出的数字电路，常见的DCO主要由以下几种结构类型：加扣脉冲式DCO、循环累加型DCO、可控分频式DCO和除N计数器式DCO等。不同结构的DCO需要配合不同形式的数字环路滤波器来使用，本文根据已设计的其它模块的结构及工作原理，选用了一种除N计数器式DCO，该DCO可以直接使用数字环路滤波器送来的控制参数N，而无需进行数据形式的转换，从而简化了电路的设计。

除N计数器式DCO的结构如图12所示。其中，clr为计数器清零信号，当它高电平时对计数器进行清零操作；load为数据加载信号，load为高电平时，数字环路滤波器的n位输出N被加载到计数器中作为计数控制字；若clr和load均为低电平，则计数器对系统高频时钟信号clk进行计数。当计数值为N时，fout取反，同时计数器清零。

根据数控振荡器模块的工作原理，通过Verilog HDL硬件描述语言进行编程，可以综合出它的RTL级电路如下：

五、快速自适应全数字锁相环的系统数学模型及参数设计

1.环路各个模块的数学模型

由基于时序状态转移逻辑的数字鉴相器的工作原理可知，当输入、输出信号相位差为0时环路为锁定状态，当鉴相器两输入信号相差为±π时，鉴相输出值达到最大。设输入参考信号U_in的频率为f_in，调制器高频时钟频率为f_clk，则鉴相器和调制器的工作特性可以用以下传递函数来近似表示：

$K_{dpd}\left(s\right)=-\frac{f_{clk}}{2{\mathrm{\πf}}_{in}}---\left(1\right)$

数字环路滤波器模块采用了比例积分的控制方式，它的比例积分参数K₁、K₂分别来自控制器模块，根据这两个模块的工作原理可知，它们的数学模型可以用下式来近似表述：

$K_{dlf}\left(s\right)=K_1+\frac{K_2{f}_{in}}{s}---\left(2\right)$

其中，K₁、K₂在捕捉过程中根据相位误差的大小自动改变模值，将捕捉过程分为快捕区、过渡区和锁定区三个过程，如下式所示：

数控振荡器的设计采用了除N计数分频的方式，其分频参数来自环路滤波器的输出N，设数控振荡器的输出频率和输出相位分别为f_dco、θ_dco，可以分别用下式进行表述：

$\left\{\begin{array}{c}{f}_{dco}=\frac{f_{clk}}{2N}\\ {\mathrm{\θ}}_{dco}=\frac{{\mathrm{\πf}}_{clk}}{Ns}\end{array}\right.---\left(4\right)$

由式(4)可知，其输出相位θ_dco与控制参数N成反比例的非线性关系，但当输入信号未发生较大的变化时，我们可以进行近似线性化处理，其传递函数可以表示为：

$K_{dco}\left(s\right)=\frac{\∂{\mathrm{\θf}}_{dco}\left(s\right)}{\∂N}=-\frac{{\mathrm{\πf}}_{clk}}{N^{2}s}---\left(5\right)$

2.系统的整体数学模型

设输入参考信号U_in的频率为f_in，系统高频时钟clk的频率为f_clk。锁相环的动态数学模型为：

$\begin{array}{c}{H}_{adpll}\left(s\right)=\frac{U_{out}\left(s\right)}{U_{in}\left(s\right)}=\frac{K_{dpd}\left(s\right)*K_{dlf}\left(s\right)*K_{dco}\left(s\right)}{1+K_{dpd}\left(s\right)*K_{dlf}\left(s\right)*K_{dco}\left(s\right)}\\ =(\frac{K_1{f_{clk}}^2}{2N^2{f}_{in}}s+\frac{K_2{f_{clk}}^2}{2N^2})/(s^2+\frac{K_1{f_{clk}}^2}{2N^2{f}_{in}}s+\frac{K_2{f_{clk}}^2}{2N^2})\end{array}---\left(6\right)$

当输入参考频率在锁频点附近变化时，可以利用fin≈fout≈(f_clk/2N)对式(6)进行化简：

$H_{adpll}\left(s\right)=\frac{2K_1{f}_{in}s+2K_2{f_{in}}^2}{s^2+2K_1{f}_{in}s+2K_2{f_{in}}^2}---\left(7\right)$

其中K₁、K₂满足表达式(3)，从以上传递函数可以看出该锁相环为一个二阶系统，其自然振荡频率和阻尼系数如下式所示：

$\{\begin{array}{c}{\mathrm{\ω}}_n=\frac{\sqrt{2K_2}}{2\mathrm{\π}}{\mathrm{\ω}}_{in}\\ \mathrm{\ζ}=\frac{K_1}{\sqrt{2K_2}}\end{array}---\left(8\right)$

由表达式(8)可以看出，如果在设计环路时，K₁、K₂均为固定的常数，则系统的阻尼系数ζ保持为一固定的常数，同时自然振荡频率与输入参考信号角频率的比值ω_n/ω_in也为一固定常数。

$\{\begin{array}{c}\frac{{\mathrm{\ω}}_n}{{\mathrm{\ω}}_{in}}=C_1\\ \mathrm{\ζ}=C_2\end{array}---\left(9\right)$

环路带宽随参考信号频率以及相位差大小的变化规律如下图所示：

从图14可以看出，所设计锁相环的带宽能够随参考信号频率的改变自适应的调节，并根据捕捉过程相位误差的大小作进一步调整。

3.系统的参数设计

$H_{ADPLL}\left(z\right)=\frac{(2K_1+2K_2)z-2K_1}{z^2+(2K_1+2K_2-2)z+(1-2K_1)}---\left(10\right)$

由离散系统的Nygnist稳定判据，环路稳定的充分必要条件是闭环传递函数的特征方程根全部位于z平面的单位圆内，即K₁、K₂需满足：

$\{\begin{array}{c}{K}_1>0\\ K_2>0\\ 2K_1+K_2>0\end{array}---\left(11\right)$

在满足系统稳定的前提下，我们可以根据选取的参数求出系统的各项性能指标。在快捕 区，K₁＝K₁₁，K₂＝K₂₁，系统的调节时间t_s(进入5％误差带)约为：

$t_s=\frac{3}{{\mathrm{\ζ\ω}}_n}=\frac{3T_{in}}{K_{11}}---\left(12\right)$

在锁定区，K₁＝K₁₃，K₂＝K₂₃，系统跟踪单位加速度信号的稳态误差可以根据以下公式求出：

$\begin{array}{c}{\mathrm{\φ}}_e\left(Z\right)=H_e\left(Z\right)*Ui\left(Z\right)\\ =\frac{{(Z-1)}^2}{Z^2+(2K_1+2K_2-2)Z+(1-2K_1)}\×\frac{T^{2}Z(Z+1)}{2{(Z-1)}^3}\end{array}---\left(13\right)$

$\mathrm{\φ}\left(\mathrm{\∞}\right)=\underset{Z\→1}{\lim }\[(Z-1){\mathrm{\φ}}_e\left(Z\right)\]=\frac{T^2}{4(1+K_2)}---\left(14\right)$

系统超调量约为：

$M_p\%=e^{\frac{\mathrm{\ζ}\mathrm{\π}}{\sqrt{1-{\mathrm{\ζ}}^2}}}=e^{\frac{K_1\mathrm{\π}/\sqrt{2K_2}}{\sqrt{1-{\left(K_1\right)}^2/2K_2}}}---\left(15\right)$

综上所述，根据环路稳定性判据及各项性能指标要求，我们可以按照如下方法选取滤波器控制参数：在快捕区，选择较大的K₁₁以减小环路捕捉时间，选择合适的比值，使系统具有良好的超调量；在过渡区，选取较小控制参数K₁₂、K₂₂可以减小系统的振荡并增加环路的抗噪声性能；在锁定区，进一步减小比例控制参数到K₁₃，来进一步增加环路的抗干扰性，选择合适的K₂₃使环路跟踪频率斜坡信号具有良好的稳态误差。

上述实施例为本发明较佳的实施方式，但本发明的实施方式并不受上述实施例的限制，其他的任何未背离本发明的精神实质与原理下所作的改变、修饰、替代、组合、简化，均应为等效的置换方式，都包含在本发明的保护范围之内。

Claims (3)

1.一种快速自适应全数字锁相环，其特征在于，包括锁相环除数字鉴相器、数字滤波器、数控振荡器、自适应控制器，其中数字鉴相器对输入信号ui与反馈到锁相环输入端的输出信号uo进行鉴相，并将反映输入与输出信号的相位误差信号e分别送给数字滤波器和自适应控制器，自适应控制器根据输入信号频率的变化和相位误差信号产生相应的控制信号c送数字滤波器，数字滤波器接收相位误差和控制信号后可实时改变其内部参数，并产生控制信号N，通过数控振荡器自动调节锁相环输出信号的频率和相位，使全数字锁相环能够实现快速锁定。

2.根据权利要求1所述的快速自适应全数字锁相环，其特征在于，所述锁相环除数字鉴相器内部电路结构由二个同步移位上升沿检测模块和鉴相状态转移模块组成；增加了自适应控制器，其内部电路结构是由测频模块、自动变模块和初始置位模块组成；所述数字滤波器的内部电路结构由调制器、比例脉冲分频器、比例增减计数器、积分脉冲分频器、积分增减计数器、加法器和锁存器组成。

3.一种快速自适应全数字锁相环的设计方法，包括以下步骤：

步骤1：确定快速自适应全数字锁相环的系统结构，包括数字鉴相器、数字滤波器、自适应控制器和数控振荡器的电路结构；

步骤2：采用EDA设计软件，利用Verilog HDL硬件描述语言分别对数字鉴相器、数字滤波器、自适应控制器和数控振荡器进行编程设计；

步骤3：将全数字锁相环的各组成部分连接起来进行系统设计；

步骤4：对全数字锁相环进行系统仿真和验证；

步骤5：将EDA设计软件所生成的配置文件通过编程器向FPGA下载，形成全数字锁相环的硬件电路。