CN109639272A - 一种自适应宽带锁相环电路 - Google Patents

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Abstract

本发明涉及一种自适应宽带锁相环电路，包括自适应驱动器、第一电压‑电流转换器、电荷泵、环路滤波器、自适应驱动器，将锁相环输出时钟与参考时钟的相位差累积，得到粗调控制电压，并将粗调控制电压输出至第一电压‑电流转换器；第一电压‑电流转换器，将粗调控制电压转换成粗调控制电流；电荷泵，采用粗调控制电流的镜像电流作为电流源，根据输出时钟相比输入参考时钟的超前相位差信号“UP”和滞后相位差信号“DOWN”，把电荷泵入到环路滤波器或者将电荷从环路滤波器泵出，输出压控振荡器的控制电压信号VCTRL。本发明锁相环电路拓宽了锁相环的输出频率范围，缩短了捕获时间，可应用于高速模数转换器的时钟电路和高速串行接口电路。

Description

一种自适应宽带锁相环电路
技术领域
本发明涉及一种自适应宽带锁相环电路，属于集成电路技术领域，主要用来产生高速宽带的稳定时钟，该电路通过自适应驱动模块调整环路带宽，缩短锁定时间，为高速串行接口提供时钟，保证高速数据的准确发送。
背景技术
锁相环电路的意义在于它可以根据一个参考时钟信号灵活的给出多种频率的时钟信号。尽管在某些应用中可以采用晶振电路产生频率信号，但它调节频率的不灵活、输出高频信号时的高成本以及芯片接口的速度都限制它在集成电路中的应用。锁相环电路通过调节分频器的分频比就可以给出多个频率的倍频信号，成为大多数集成电路系统中不可或缺的一部份。
锁相环电路常作为抖动滤波器或频率综合器，广泛用于高速数据处理电路。随着处理速度的提高以及应用灵活性的增加，对锁相环也提出了更严苛的要求，如低电压、宽频率、低功耗和低噪声等。
目前大多数系统的应用中多采用电荷泵结构的锁相环。传统的电荷泵锁相环，各个模块的参数是固定的，它只能在很窄的工作范围内输出高性能的频率信号，比如很窄的输入、输出频率范围和分频范围，拓展范围通常是以牺牲输出信号抖动性能为代价的。
固定带宽锁相环是有缺陷的，比如选择较低的带宽，会造成较长的获取时间或较大的芯片面积；锁相环工作条件改变时，固定带宽值使锁相环不能抑制更多的噪声干扰；固定的锁相环参数容易受到工艺、电源电压和温度变化的影响，使得锁相环最终参数与设计值偏差较大；此外，固定带宽的锁相环，电路成本较高。
发明内容
本发明的技术解决的问题是：克服现有技术的不足，提出一种自适应宽带锁相环技术，采用可配置环形振荡器锁相环，通过自适应驱动电路自动调整环路带宽，缩短锁定时间。
本发明的技术解决方案是：一种自适应宽带锁相环电路，该锁相环电路包括鉴频鉴相器、自适应驱动器、第一电压-电流转换器、电荷泵、环路滤波器、压控振荡器，其中：
自适应驱动器，根据鉴频鉴相器输出的滞后相位差信号和超前相位差信号，将锁相环输出时钟与参考时钟的相位差累积，得到粗调控制电压，并将粗调控制电压输出至第一电压-电流转换器；
第一电压-电流转换器，将粗调控制电压转换成粗调控制电流；
电荷泵，采用粗调控制电流的镜像电流作为电流源，根据超前相位差信号“UP”和滞后相位差信号“DOWN”，把电荷泵入到环路滤波器或者将电荷从环路滤波器泵出，输出压控振荡器的控制电压信号VCTRL；
压控振荡器，在控制电压信号VCTRL的控制下输出时钟信号，同时将该时钟信号作为锁相环的输出时钟反馈至鉴频鉴相器输入端。
所述压控振荡器包括第二电压-电流转换器和环形振荡器；
第二电压-电流转换器，将环路滤波器输出的控制电压信号VCTRL转换为控制电流信号ICTRL输出至环形振荡器；
环形振荡器，在控制电流信号ICTRL的控制下输出时钟信号，同时将该时钟信号作为锁相环的输出时钟值反馈至鉴频鉴相器输入端。
自适应驱动器还将粗调控制电压输出至第二电压-电流转换器，第二电压-电流转换器将粗调控制电压转换为粗调控制电流，同时将粗调控制电压和环路滤波器输出的控制电压信号VCTRL作为共源共栅电流源的栅压信号产生微调控制电流，再将粗调控制电流与微调控制电流叠加，将叠加之后的控制电流ICTRL输出至环形振荡器。
所述自适应宽带锁相环电路还包括分频器，分频器对外部输入的参考时钟和锁相环的输出时钟分别进行分频处理，将分频后的输出时钟CLK1和分频后的参考时钟CLK2发送至鉴频鉴相器，分频后的输出时钟和参考时钟具有相同的频率；
鉴频鉴相器,检测分频后的输出时钟CLK1和分频后的参考时钟CLK2之间的相位差，并输出表示分频后的输出时钟滞后于分频后的参考时钟的滞后相位差信号“DOWN”和表示分频后的输出时钟超前于分频后的参考时钟的超前相位差信号“UP”。；
压控振荡器，在控制电压信号的控制下输出时钟信号，同时将该时钟信号作为锁相环的输出时钟反馈至分频器的输入端。
所述分频器采用不同的分频系数对外部输入的参考时钟和锁相环的输出时钟分别进行分频处理，所述分频系数可通过外部控制信号设置。
所述自适应驱动器包括N个驱动单元、电流源I_1、电流源I_2、PMOS管M_1、NMOS管M_2，其中：
第n个驱动单元，包括PMOS管M[n]_0、M[n]_1、M[n]_2、NMOS管M[n]_3、M[n]_4、M[n]_5、电容C[n]、反相器N[n]；PMOS管M[n]_0、M[n]_1的源极连接电源、PMOS管M[n]_0的漏极连接PMOS管M[n]_1的漏极和PMOS管M[n]_2的源极，PMOS管M[n]_2的漏极作为第n个驱动单元的电压输出端OUT[n]，连接NMOS管M[n]_3的漏极和反相器N[n]的输入端，同时通过电容C[n]接地，NMOS管M[n]_3的源极连接NMOS管M[n]_4的漏极和NMOS管M[n]_5的漏极，NMOS管M[n]_4、M[n]_5的源级接地。反相器N[n]的输出端连接第n+1个驱动单元PMOS管M[n+1]_1和NMOS管M[n+1]_3的栅极和第n-1个驱动单元的PMOS管M[n-1]_2和NMOS管M[n-1]_4的栅极，n＝1～N-2。
第N-1个驱动单元包括PMOS管M[N-1]_0、M[N-1]_1、M[N-1]_2、NMOS管M[N-1]_3、M[N-1]_4、M[N-1]_5、电容C[N-1]、反相器N[N-1]；PMOS管M[N-1]_0的源极和M[N-1]_1的源极连接电源、PMOS管M[N-1]_0的漏极连接PMOS管M[N-1]_1的漏极，PMOS管M[N-1]_1的漏极连接PMOS管M[N-1]_2的源极，PMOS管M[N-1]_2的漏极作为第N-1个驱动单元的电压输出端OUT[N-1]，连接NMOS管M[N-1]_3的漏极和反相器N[N-1]的输入端，同时通过电容C[N-1]接地，反相器N[N-1]的输出端连接第N-2个驱动单元的PMOS管M[N-2]_2和NMOS管M[N-2]_4的栅极，NMOS管M[N-1]_3的源极连接NMOS管M[N-1]_4的漏极和NMOS管M[N-1]_5的漏极，NMOS管M[N-1]_4、M[N-1]_5的源级接地。PMOS管M[N-1]_2和NMOS管M[N-1]_4的栅极接地。
第0个驱动单元，包括PMOS管M[0]_0、M[0]_1、M[0]_2、NMOS管M[0]_3、M[0]_4、M[0]_5、电容C[0]、反相器N[0]；PMOS管M[0]_0、M[n]_1的源极连接电源、PMOS管M[0]_0的漏极连接PMOS管M[0]_1的漏极和PMOS管M[0]_2的源极，PMOS管M[0]_2的漏极作为第0个驱动单元的电压输出端OUT[0]，连接NMOS管M[0]_3的漏极和反相器N[0]的输入端，同时通过电容C[0]接地，NMOS管M[0]_3的源极连接NMOS管M[0]_4的漏极和NMOS管M[0]_5的漏极，反相器N[0]的输出端连接第1个驱动单元PMOS管M[1]_1和NMOS管M[1]_3的栅极，NMOS管M[0]_4、M[0]_5的源级接地，PMOS管M[0]_1和NMOS管M[0]_3栅极接电源。
PMOS管M_1的源级连接电源，漏极连接电流源I_1的一端，电流源I_1的另一端接地，栅极连接PMOS管M[0]_0～M[N-1]_0的栅极；电流源I_1的开启与关闭通过UP信号控制，当UP信号为高时，电流源I_1开启，当UP信号为低时，电流源I_1关断。
电流源I_2一端连接电源，另一端连接NMOS管M_2的漏极，NMOS管M_2的源极接地，NMOS管M_2的栅极连接NMOS管M[0]_5～M[N-1]_5的栅极。电流源I_2的开启与关闭通过DOWN信号控制，当DOWN信号为高时，电流源I_2开启，当DOWN信号为低时，电流源I_2关断。
所述第一电压-电流转换器(104)包括PMOS管M2_[0]～M2_[N-1],PMOS管M2_[0]～M2_[N-1]的源极并联连接在电源上，PMOS管M2_[0]～M2_[N-1]的栅极分别连接至自适应驱动器的电压输出端OUT[0]～OUT[N-1],PMOS管M2_[0]～M2_[N-1]的漏极并联在一起，输出粗调控制电流Icp。
第二电压-电流转换器包括PMOS管M3_[0]～M3_[N-1]、M4_[0]～M4_[N-1]、M5_[0]～M5_[N-1]；
PMOS管M3_[0]～M3_[N-1]、M5_[0]～M5_[N-1]的源极并联连接在电源上，M5_[0]～M5_[N-1]的漏极连接至M4_[0]～M4_[N-1]的源极，PMOS管M3_[0]～M3_[N-1]的栅极分别连接至自适应驱动器的电压输出端OUT[0]～OUT[N-1]，M4_[0]～M4_[N-1]的栅极与PMOS管M3_[0]～M3_[N-1]的栅极并联连接至自适应驱动器的电压输出端OUT[0]～OUT[N-1]；M5_[0]～M5_[N-1]的栅极并联连接控制电压信号VCTRL，PMOS管M3_[0]～M3_[N-1]、M4_[0]～M4_[N-1]的漏极并联在一起，输出控制电流ICTRL至环形振荡器。
所述电荷泵包括NMOS管N1_1、N1_2、PMOS管P1_1、P1_2、电容C1_1、放大器A1_1、电流源I_3、I_4；
NMOS管N1_1的栅极和NMOS管N1_2的栅极分别连接超前相位差信号和超前相位差信号的反相信号；PMOS管P1_1的栅极和PMOS管P1_2的栅极分别连接滞后相位差信号的反相信号和滞后相位差信号；PMOS管P1_1的源极和PMOS管P1_2的源极共同连接电流源I_3；NMOS管N1_1的源极和NMOS管N1_2的源极共同连接电流源I_4；PMOS管P1_1的漏极和与NMOS管N1_1漏极通过电容C1_1接地，同时连接至电荷泵的输出端和放大器A1_1的正极输入端；放大器A1_1的负极输入端连接至放大器A1_1的输出端；放大器A1_1的输出端同时连接至PMOS管P1_2的漏极和与NMOS管N1_2漏极。
所述参考时钟频率范围为1GHz到4GHz，占空比50％。
本发明与现有技术相比的有益效果是：
(1)本发明在传统电荷泵锁相环的基础上增加了自适应驱动电路，自适应驱动电路在捕获过程中，根据鉴频鉴相器输出的相位差信号，对输入时钟和输出时钟的相位差累积，累积的相位差产生的控制电压通过粗调通路来实现了锁相环的快速锁定。
(2)、本发明对输入时钟和输出时钟的相位差累积，将累积的相位差产生的控制电压在粗调的基础上，进一步通过细调通路，即第二电压-电流转换器，产生控制电流控制环形振荡器的振荡频率，实现锁相环的精准锁定。
(3)、本发明的分频器电路由双模预分频器和三模预分频器构成，通过设置相应的控制位，实现不同的分频系数，实现了自适应带宽调整，满足不同应用环境对时钟的要求；
(4)、本发明锁相环可以根据工作状态，比如参考频率和锁定状态，来动态调整环路带宽，尽量抑制各噪声源对输出信号产生的抖动，以达到最优的性能参数。
(5)、本发明可应用于高速模数转换器的时钟电路和高速串行接口系统，为下一步研制更高采样率更高性能的模数转换器提供技术支撑。
附图说明
图1为本发明的锁相环电路原理示意图；
图2为本发明的分频器的电路结构图；
图3为本发明的鉴频鉴相器的结构示意图；
图4为本发明的自适应驱动的电路结构图；
图5为本发明的自适应驱动的电路时序图；
图6为本发明的电压-电流转换-1电路结构图；
图7为本发明的电荷泵及环路滤波器的结构示意图；
图8为本发明的电压-电流转换-2电路结构图；
图9为本发明的电流受限型环形振荡器的结构示意图；
具体实施方式
以下结合附图和具体实施例对本发明进行详细说明。
本发明提供了一种自适应宽带锁相环电路的具体实施例。该电路包括分频器101、鉴频鉴相器102、自适应驱动器103、第一电压-电流转换器104、电荷泵105、环路滤波器108、第二电压-电流转换器106和环形振荡器模块107。其中：
分频器101，分频器对外部输入的参考时钟和锁相环的输出时钟分别进行分频处理，将分频后的输出时钟CLK1和分频后的参考时钟CLK2发送至鉴频鉴相器102，分频后的输出时钟和参考时钟具有相同的频率；可以采用不同的分频系数对外部输入的参考时钟和锁相环的输出时钟分别进行分频处理，所述分频系数可通过外部控制信号设置。
鉴频鉴相器102，检测分频后的输出时钟CLK1和分频后的参考时钟CLK2之间的相位差，并输出表示分频后的输出时钟滞后于分频后的参考时钟的滞后相位差信号“DOWN”和表示分频后的输出时钟超前于分频后的参考时钟的超前相位差信号“UP”；
自适应驱动电路，根据滞后相位差信号和超前相位差信号，将输出锁相环时钟与参考时钟的相位差累积，得到粗调控制电压，并将粗调控制电压输出至第一电压-电流转换器104；同时将粗调控制电压输出至第二电压-电流转换器106；
第一电压-电流转换器104，将粗调控制电压转换成粗调控制电流；
电荷泵，采用粗调控制电流的镜像电流作为电流源，根据滞后相位差信号“DOWN”和超前相位差信号“UP”，把电荷泵入到环路滤波器或者将电荷从环路滤波器泵出，输出压控振荡器的控制电压信号VCTRL；
第二电压-电流转换器106，将环路滤波器输出的控制电压信号VCTRL转换为控制电流信号ICTRL，将粗调控制电压转换为粗调控制电流；将粗调控制电压和环路滤波器输出的控制电压信号VCTRL作为共源共栅电流源的栅压信号产生微调控制电流，再将粗调控制电流与微调控制电流叠加，将叠加之后的控制电流ICTRL输出至环形振荡器。
环形振荡器，在控制电流信号ICTRL的控制下实现不同的振荡频率，输出时钟信号，同时将该时钟信号作为锁相环的输出时钟值反馈至鉴频鉴相器102输入端。
上述电路在传统电荷泵锁相环的基础上增加了自适应驱动电路，自适应驱动电路在捕获过程中，根据鉴频鉴相器输出的相位差信号，对输入时钟和输出时钟的相位差累积，累积的相位差产生的控制电压通过粗调和细调两路来实现锁相环的快速锁定和自适应带宽调整，最终在理想的状态下实现鉴频鉴相器输入端的两个信号之间保持相位差为零。
由于输入时钟频率高，为了降低鉴频鉴相器的设计难度，采用分频器对时钟信号分频。如图2所示，在本发明的某一具体实施例中，采用的分频器101由一个双模预分频器和一个三模预分频器构成。双模预分频器可工作在L+1分频或L分频两种模式，分频比的选择通过模控制信号S2来实现。其中L是一个固定值，视输入频率的高低而定，一般取2n，如取L＝4。三模预分频器可工作在M分频或2M分频或4M分频三种模式，分频比的选择通过模控制信号S1、S0来实现。其中M是一个固定值，如取M＝1。
分频器对输出时钟CLKOUT和输入时钟CLKIN分频，以M＝1，L＝4为例，如图2所示，当S2为低时，CLK1为CLKOUT 4分频，当S2为高时，CLK1为CLKOUT5分频，当S1S0均为低时，CLK2为CLKIN的同频信号，当S1S0均为高时，CLK2为CLKIN的四分频，当S1S0一个为高一个为低时，CLK2为CLKIN的二分频。锁相环整体分频系数是这两个分频比的比值。所以整个分频系数可以被配置为1、1.25、2、2.5、4或5。在电路的实际应用中，可以选择不同的分频系数得到不同的频率范围。
如图3所示，本实施例采用的鉴频鉴相器电路，采用对称的结构消除由于延迟不匹配造成的静态相位失调，采用动态锁存器301来满足高速和低功耗的要求。为了避免鉴频鉴相器的死区问题，需要在电路的复位路径上加入延时单元302，产生延迟，使得脉冲信号RST有足够的时间开启电荷泵，从而保证整个锁相环做出正确的反馈。
如图4所示，自适应驱动103将捕获过程中输入时钟与输出时钟的相位差累积，并转成相应的控制电压。在传统电荷泵锁相环调节的基础上，自适应驱动的加入拓宽了锁相环的输出频率范围，缩短了捕获时间。其结构如图4所示。
本实施例中，自适应驱动由20个相同的子单元Cell[19:0]组成，OUT[19:0]是这些子单元的输出。鉴频鉴相器输出的相位差信号“UP”和“DOWN”控制上下电流镜基准电流的通断，控制电流Iup和Idown的有无。
第n个驱动单元，包括PMOS管M[n]_0、M[n]_1、M[n]_2、NMOS管M[n]_3、M[n]_4、M[n]_5、电容C[n]、反相器N[n]；PMOS管M[n]_0、M[n]_1的源极连接电源、PMOS管M[n]_0的漏极连接PMOS管M[n]_1的漏极和PMOS管M[n]_2的源极，PMOS管M[n]_2的漏极作为第n个驱动单元的电压输出端OUT[n]，连接NMOS管M[n]_3的漏极和反相器N[n]的输入端，同时通过电容C[n]接地，NMOS管M[n]_3的源极连接NMOS管M[n]_4的漏极和NMOS管M[n]_5的漏极，NMOS管M[n]_4、M[n]_5的源级接地。反相器N[n]的输出端连接第n+1个驱动单元PMOS管M[n+1]_1和NMOS管M[n+1]_3的栅极和第n-1个驱动单元的PMOS管M[n-1]_2和NMOS管M[n-1]_4的栅极，n＝1～N-2。
第N-1个驱动单元包括PMOS管M[N-1]_0、M[N-1]_1、M[N-1]_2、NMOS管M[N-1]_3、M[N-1]_4、M[N-1]_5、电容C[N-1]、反相器N[N-1]；PMOS管M[N-1]_0的源极和M[N-1]_1的源极连接电源、PMOS管M[N-1]_0的漏极连接PMOS管M[N-1]_1的漏极，PMOS管M[N-1]_1的漏极连接PMOS管M[N-1]_2的源极，PMOS管M[N-1]_2的漏极作为第N-1个驱动单元的电压输出端OUT[N-1]，连接NMOS管M[N-1]_3的漏极和反相器N[N-1]的输入端，同时通过电容C[N-1]接地，反相器N[N-1]的输出端连接第N-2个驱动单元的PMOS管M[N-2]_2和NMOS管M[N-2]_4的栅极，NMOS管M[N-1]_3的源极连接NMOS管M[N-1]_4的漏极和NMOS管M[N-1]_5的漏极，NMOS管M[N-1]_4、M[N-1]_5的源级接地。PMOS管M[N-1]_2和NMOS管M[N-1]_4的栅极接地。
第0个驱动单元，包括PMOS管M[0]_0、M[0]_1、M[0]_2、NMOS管M[0]_3、M[0]_4、M[0]_5、电容C[0]、反相器N[0]；PMOS管M[0]_0、M[n]_1的源极连接电源、PMOS管M[0]_0的漏极连接PMOS管M[0]_1的漏极和PMOS管M[0]_2的源极，PMOS管M[0]_2的漏极作为第0个驱动单元的电压输出端OUT[0]，连接NMOS管M[0]_3的漏极和反相器N[0]的输入端，同时通过电容C[0]接地，NMOS管M[0]_3的源极连接NMOS管M[0]_4的漏极和NMOS管M[0]_5的漏极，反相器N[0]的输出端连接第1个驱动单元PMOS管M[1]_1和NMOS管M[1]_3的栅极，NMOS管M[0]_4、M[0]_5的源级接地，PMOS管M[0]_1和NMOS管M[0]_3栅极接电源。
PMOS管M_1的源级连接电源，漏极连接电流源I_1的一端，电流源I_1的另一端接地。，栅极连接PMOS管M[0]_0～M[N-1]_0的栅极；电流源I_1的开启与关闭通过UP信号控制，当UP信号为高时，电流源I_1开启，当UP信号为低时，电流源I_1关断。
电流源I_2一端连接电源，另一端连接NMOS管M_2的漏极，NMOS管M_2的源极接地，NMOS管M_2的栅极连接NMOS管M[0]_5～M[N-1]_5的栅极。电流源I_2的开启与关闭通过DOWN信号控制，当DOWN信号为高时，电流源I_2开启，当DOWN信号为低时，电流源I_2关断。
每个子单元有四种工作模式。以Cell[n]为例，M[n]_1和M[n]_3由信号X[n]控制，M[n]_2和M[n]_4由信号X[n+2]控制。
模式1：X[n]和X[n+2]都是逻辑0。M[n]_1和M[n]_2导通，M[n]_3和M[n]_4关断，IUP对电容C[n]持续充电；
模式2：X[n]是0，X[n+2]是逻辑1。M[n]_1和M[n]_4导通，M[n]_2和M[n]_3关断。输出保持当前状态；
模式3：X[n]是1，X[n+2]是逻辑0。M[n]_2和M[n]_3导通，M[n]_1和M[n]_4关断。输出与Iup和Idown均相连。输出状态由Idown-Iup的对电容C[n]的充放电决定；
模式4：X[n]和X[n+2]均为逻辑1。M[n]_1和M[n]_2关断，M[n]_3和M[n]_4导通，IDOWN对电容C[n]持续放电。
电路具体工作情况为：上电时，输出OUT[19:0]均复位为高电平，Cell[19:1]都处于模式1状态，对应于时序图5所示的①；对于Cell[0]，X[0]接VDD，X[2]为低电平，Cell[0]处于模式3，OUT[0]由Idown-Iup对电容的充放电决定。此时锁相环处于捕获阶段，Idown-Iup对电容放电，设计时可以设计为充电或放电，本发明以放电为例，并且不断增大，OUT[0]被不断放电。当OUT[0]低于反相器阈值时，X[1]变为高电平，Cell[1]进入模式3，重复Cell[0]之前的过程，即OUT[1]状态的改变由Idown-Iup对对电容的充放电决定，对应于时序图5所示的②。值得注意的是，如果OUT[1]被拉至低于反相器阈值，使X[2]变为高电平，Cell[0]会进入模式4，OUT[0]会加速放电过程，如图5所示③。当锁相环锁定，OUT[1]的控制电压将稳定在固定电压，如图5所示④的A，当锁相环仍在捕获，Cell[2]将开始翻转，OUT[1]的控制电压稳定在低电位，如图5所示④的B。电路的整体特性可概括为：前一个子单元输出的翻转会触发后一个子单元状态的变化，后一个子单元输出的翻转会加速前一个输出的变化。直至锁相环锁定，20组Cell停止翻转，OUT[19:0]输出20组稳定的控制电压。
从上面的描述我们可以看出，自适应驱动电路可以将捕获过程中Idown-Iup对电容的充放电也就是输入时钟和输出时钟相位差的累积情况，转换成控制电压OUT[19:0]，这样实现自动配置。
自适应驱动输出的OUT[19:0]的信号，进入第一电压-电流转换器104，如图6所示，该模块是20组PMOS组成的电流源，通过自适应驱动电路产生的控制电压OUT[19:0]，控制20个电流源形成的电流ICP的大小。
第一电压-电流转换器包括PMOS管M2_[0]～M2_[N-1],PMOS管M2_[0]～M2_[N-1]的源极并联连接在电源上，PMOS管M2_[0]～M2_[N-1]的栅极分别连接至自适应驱动器的电压输出端OUT[0]～OUT[N-1],PMOS管M2_[0]～M2_[N-1]的漏极并联在一起，输出粗调控制电流Icp。
电荷泵105作为一个电荷开关，根据鉴频鉴相器检测到的电压脉冲“UP”和“DOWN”决定是把电荷泵入到环路滤波器还是将电荷从环路滤波器泵出。是UP信号的反相信号，是DOWN信号的反相信号。本发明采用的电荷泵电路图如7所示。
所述电荷泵包括NMOS管N1_1、N1_2、PMOS管P1_1、P1_2、电容C1_1、放大器A1_1、电流源I_3、I_4；PMOS管P1_1的栅极和PMOS管P1_2的栅极分别连接相位差信号和UP；NMOS管N1_1的栅极和NMOS管N1_2的栅极分别连接相位差信号DOWN和PMOS管P1_1的源极和PMOS管P1_2的源极共同连接电流源I_3；NMOS管N1_1的源极和NMOS管N1_2的源极共同连接电流源I_4；PMOS管P1_1的漏极和与NMOS管N1_1漏极通过电容C1_1接地，同时连接至电荷泵的输出端和放大器A1_1的正极输入端；放大器A1_1的负极输入端连接至放大器A1_1的输出端；放大器A1_1的输出端同时连接至PMOS管P1_2的漏极和与NMOS管N1_2漏极。
“UP”、“DOWN”和分别控制开关管P1_2、P1_1、N1_1和N1_2的开启与关断。第一电压-电流转换器输出的ICP作为电荷泵中电流源的基准电流。电流源I_3和I_4镜像该基准电流，对环路滤波器C1_1进行充放电操作。该结构是一种差分电荷泵，相比于单端电荷泵，差分电荷泵对电源和衬底噪声抑制能力更强，这对于重视噪声抑制能力的锁相环来说意义重大。为了减小上拉电流和下拉电流的失配，使用单位增益放大器A1_1箝位输出结点VCTRL和镜像节点VE的电压，减小电荷共享效应。
环路滤波器输出的电压VCTRL和自适应驱动电路产生的控制电压OUT[19:0]经过第二电压-电流转换器106转换为环形振荡器的控制电流ICTRL，电压电流转换-2如图8所示，该模块包括PMOS管M3_[0]～M3_[N-1]、M4_[0]～M4_[N-1]、M5_[0]～M5_[N-1]；
PMOS管M3_[0]～M3_[N-1]、M5_[0]～M5_[N-1]的源极并联连接在电源上，M5_[0]～M5_[N-1]的漏极连接至M4_[0]～M4_[N-1]的源极，PMOS管M3_[0]～M3_[N-1]的栅极分别连接至自适应驱动器的电压输出端OUT[0]～OUT[N-1]，M4_[0]～M4_[N-1]的栅极与PMOS管M3_[0]～M3_[N-1]的栅极并联连接至自适应驱动器的电压输出端OUT[0]～OUT[N-1]；M5_[0]～M5_[N-1]的栅极并联连接控制电压信号VCTRL，PMOS管M3_[0]～M3_[N-1]、M4_[0]～M4_[N-1]的漏极并联在一起，输出控制电流ICTRL至环形振荡器。
环形振荡器107产生输出时钟信号，对于模数转换器而言，其中嵌入的锁相环要求有比较大的调谐范围，需要较宽的频带，并且要求有很高的集成度，因此环形振荡器是更好的选择。本发明采用三级电流受限型反相器构成的环形环形振荡器，如9所示。该模块包括NMOS管M7_[0]～M7_[2]和M9，PMOS管M6_[0]～M6_[2]和M8、电容C2_1、电阻R_1、反相器N2_1。PMOS管M6_[0]～M6_[2]的漏极分别和NMOS管M7_[0]～M7_[2]的漏极现连，M6_[0]的漏与M6_[1]的栅相连，M6_[1]的漏与M6_[2]的栅相连，M6_[2]的漏与M6_[0]的栅相连，NMOS管M7_[0]～M7_[2]的源极均接地，PMOS管M6_[0]～M6_[2]的源极并联连接在一起，由ICTRL注入电流。电容C2_1的一端与M6_[2]的漏相连，一端与电阻R_1相连。PMOS管M8的源极接电源，漏极接NMOS管M9的漏极，M9的源极接地，M9的栅极与M8的栅极、电容C2_1和电阻R_1相连。M8的漏极与电阻R_1和反相器N2_1的输入端相连。
环形振荡器通过ICTRL控制电流受限型反相器的电流大小，进而控制环形振荡器的振荡频率。电容C2_1隔离环形振荡器的直流分量。M8和M9构成的反相器的输入输出并联一个大阻值的电阻R_1，当该反相器输入端不加交流信号时，由于M8的阈值电压VTP和M9的阈值电压VTN对称，且绝对值相等，这个电阻使输入交流时钟的直流分量被拉到反相器的阈值点，即VDD/2，而且这是唯一的一个稳态。当输入端加入交流信号，由于反相器被偏置在线性放大区的中心，反相器的放大作用可以使交流时钟变为全摆幅的数字时钟，并经过输出缓冲器N2_1稳定输出时钟CLKOUT。
本发明的锁相环电路的基本工作原理是：分频器通过不同的分频系数对输入参考时钟CLKIN和输出时钟CLKOUT分频，分频后的时钟分别为CLK2和CLK1，鉴频鉴相器比较CLK2和CLK1信号之间的相位差，输出为表示输出时钟超前还是滞后于输入时钟的相位差信号“UP”和“DOWN”。“UP”和“DOWN”输入自适应驱动电路，控制自适应驱动电路中上下电流镜基准电流的通断，进而控制电流Iup和Idown的有无。自适应驱动电路将捕获过程中输入时钟和输出时钟相位差的累积情况，转换成相应控制电压OUT[19:0]。自适应驱动通过粗调和细调两路来实现快速锁定和自适应带宽。粗调通路：控制电压OUT[19:0]经过第二电压-电流转换器，产生控制电流ICTRL直接控制环形振荡器的振荡频率；细调通路：控制电压OUT[19:0]经过第一电压-电流转换器，产生电流ICP控制过电荷泵的电流大小。电荷泵根据鉴频鉴相器输出的相位差信号“UP”和“DOWN”决定是把电荷泵入到环路滤波器还是将电荷从环路滤波器泵出。第一电压-电流转换器输出的ICP作为电荷泵电流镜的基准电流，控制电荷泵的充放电电流大小。环路滤波器输出的电压VCTRL和自适应驱动电路产生的控制电压OUT[19:0]经过第二电压-电流转换器转换为环形振荡器的控制电流ICTRL，环形振荡器根据控制电流ICTRL实现不同的振荡频率。最终在理想的状态下鉴频鉴相器输入端的两个信号之间保持相位差为零。
需要说明的是，虽然本发明的具体实施方式中对所涉及的具体时钟电路及组成模块进行了描述，但对这些具体电路所进行的描述仅是用来说明本发明的内容。在不脱离本发明原理的前提下，还可以对本发明的实例做出各种有效的变化和修改，但其变型都将落在本发明权利要求范围内。因此本发明是广泛的。
本发明未尽事宜属于本领域公知技术。

Claims (10)

1.一种自适应宽带锁相环电路，其特征在于：包括鉴频鉴相器(102)、自适应驱动器(103)、第一电压-电流转换器(104)、电荷泵(105)、环路滤波器(108)、压控振荡器，其中：
自适应驱动器(103)，根据鉴频鉴相器(102)输出的滞后相位差信号和超前相位差信号，将锁相环输出时钟与参考时钟的相位差累积，得到粗调控制电压，并将粗调控制电压输出至第一电压-电流转换器(104)；
第一电压-电流转换器(104)，将粗调控制电压转换成粗调控制电流；
电荷泵，采用粗调控制电流的镜像电流作为电流源，根据超前相位差信号“UP”和滞后相位差信号“DOWN”，把电荷泵入到环路滤波器或者将电荷从环路滤波器泵出，输出压控振荡器的控制电压信号VCTRL；
压控振荡器，在控制电压信号VCTRL的控制下输出时钟信号，同时将该时钟信号作为锁相环的输出时钟反馈至鉴频鉴相器(102)输入端。
2.根据权利要求1所述的一种自适应宽带锁相环电路，其特征在于：所述压控振荡器包括第二电压-电流转换器(106)和环形振荡器(107)；
第二电压-电流转换器(106)，将环路滤波器输出的控制电压信号VCTRL转换为控制电流信号ICTRL输出至环形振荡器；
环形振荡器，在控制电流信号ICTRL的控制下输出时钟信号，同时将该时钟信号作为锁相环的输出时钟值反馈至鉴频鉴相器(102)输入端。
3.根据权利要求2所述的一种自适应宽带锁相环电路，其特征在于：自适应驱动器(103)还将粗调控制电压输出至第二电压-电流转换器(106)，第二电压-电流转换器(106)将粗调控制电压转换为粗调控制电流，同时将粗调控制电压和环路滤波器输出的控制电压信号VCTRL作为共源共栅电流源的栅压信号产生微调控制电流，再将粗调控制电流与微调控制电流叠加，将叠加之后的控制电流ICTRL输出至环形振荡器。
4.根据权利要求2所述的一种自适应宽带锁相环电路，其特征在于：还包括分频器，分频器对外部输入的参考时钟和锁相环的输出时钟分别进行分频处理，将分频后的输出时钟CLK1和分频后的参考时钟CLK2发送至鉴频鉴相器(102)，分频后的输出时钟和参考时钟具有相同的频率；
鉴频鉴相器(102),检测分频后的输出时钟CLK1和分频后的参考时钟CLK2之间的相位差，并输出表示分频后的输出时钟滞后于分频后的参考时钟的滞后相位差信号“DOWN”和表示分频后的输出时钟超前于分频后的参考时钟的超前相位差信号“UP”。；
压控振荡器，在控制电压信号的控制下输出时钟信号，同时将该时钟信号作为锁相环的输出时钟反馈至分频器的输入端。
5.根据权利要求4所述的一种自适应宽带锁相环电路，其特征在于：所述分频器采用不同的分频系数对外部输入的参考时钟和锁相环的输出时钟分别进行分频处理，所述分频系数可通过外部控制信号设置。
6.根据权利要求1所述的一种自适应宽带锁相环电路，其特征在于：所述自适应驱动器(103)包括N个驱动单元、电流源I_1、电流源I_2、PMOS管M_1、NMOS管M_2，其中：
第n个驱动单元，包括PMOS管M[n]_0、M[n]_1、M[n]_2、NMOS管M[n]_3、M[n]_4、M[n]_5、电容C[n]、反相器N[n]；PMOS管M[n]_0、M[n]_1的源极连接电源、PMOS管M[n]_0的漏极连接PMOS管M[n]_1的漏极和PMOS管M[n]_2的源极，PMOS管M[n]_2的漏极作为第n个驱动单元的电压输出端OUT[n]，连接NMOS管M[n]_3的漏极和反相器N[n]的输入端，同时通过电容C[n]接地，NMOS管M[n]_3的源极连接NMOS管M[n]_4的漏极和NMOS管M[n]_5的漏极，NMOS管M[n]_4、M[n]_5的源级接地。反相器N[n]的输出端连接第n+1个驱动单元PMOS管M[n+1]_1和NMOS管M[n+1]_3的栅极和第n-1个驱动单元的PMOS管M[n-1]_2和NMOS管M[n-1]_4的栅极，n＝1～N-2。
第N-1个驱动单元包括PMOS管M[N-1]_0、M[N-1]_1、M[N-1]_2、NMOS管M[N-1]_3、M[N-1]_4、M[N-1]_5、电容C[N-1]、反相器N[N-1]；PMOS管M[N-1]_0的源极和M[N-1]_1的源极连接电源、PMOS管M[N-1]_0的漏极连接PMOS管M[N-1]_1的漏极，PMOS管M[N-1]_1的漏极连接PMOS管M[N-1]_2的源极，PMOS管M[N-1]_2的漏极作为第N-1个驱动单元的电压输出端OUT[N-1]，连接NMOS管M[N-1]_3的漏极和反相器N[N-1]的输入端，同时通过电容C[N-1]接地，反相器N[N-1]的输出端连接第N-2个驱动单元的PMOS管M[N-2]_2和NMOS管M[N-2]_4的栅极，NMOS管M[N-1]_3的源极连接NMOS管M[N-1]_4的漏极和NMOS管M[N-1]_5的漏极，NMOS管M[N-1]_4、M[N-1]_5的源级接地。PMOS管M[N-1]_2和NMOS管M[N-1]_4的栅极接地。
第0个驱动单元，包括PMOS管M[0]_0、M[0]_1、M[0]_2、NMOS管M[0]_3、M[0]_4、M[0]_5、电容C[0]、反相器N[0]；PMOS管M[0]_0、M[n]_1的源极连接电源、PMOS管M[0]_0的漏极连接PMOS管M[0]_1的漏极和PMOS管M[0]_2的源极，PMOS管M[0]_2的漏极作为第0个驱动单元的电压输出端OUT[0]，连接NMOS管M[0]_3的漏极和反相器N[0]的输入端，同时通过电容C[0]接地，NMOS管M[0]_3的源极连接NMOS管M[0]_4的漏极和NMOS管M[0]_5的漏极，反相器N[0]的输出端连接第1个驱动单元PMOS管M[1]_1和NMOS管M[1]_3的栅极，NMOS管M[0]_4、M[0]_5的源级接地，PMOS管M[0]_1和NMOS管M[0]_3栅极接电源。
PMOS管M_1的源级连接电源，漏极连接电流源I_1的一端，电流源I_1的另一端接地，栅极连接PMOS管M[0]_0～M[N-1]_0的栅极；电流源I_1的开启与关闭通过UP信号控制，当UP信号为高时，电流源I_1开启，当UP信号为低时，电流源I_1关断。
电流源I_2一端连接电源，另一端连接NMOS管M_2的漏极，NMOS管M_2的源极接地，NMOS管M_2的栅极连接NMOS管M[0]_5～M[N-1]_5的栅极。电流源I_2的开启与关闭通过DOWN信号控制，当DOWN信号为高时，电流源I_2开启，当DOWN信号为低时，电流源I_2关断。
7.根据权利要求1所述的一种自适应宽带锁相环电路，其特征在于：所述第一电压-电流转换器(104)包括PMOS管M2_[0]～M2_[N-1],PMOS管M2_[0]～M2_[N-1]的源极并联连接在电源上，PMOS管M2_[0]～M2_[N-1]的栅极分别连接至自适应驱动器的电压输出端OUT[0]～OUT[N-1],PMOS管M2_[0]～M2_[N-1]的漏极并联在一起，输出粗调控制电流Icp。
8.根据权利要求2所述的一种自适应宽带锁相环电路，其特征在于：所述第二电压-电流转换器(106)包括PMOS管M3_[0]～M3_[N-1]、M4_[0]～M4_[N-1]、M5_[0]～M5_[N-1]；
PMOS管M3_[0]～M3_[N-1]、M5_[0]～M5_[N-1]的源极并联连接在电源上，M5_[0]～M5_[N-1]的漏极连接至M4_[0]～M4_[N-1]的源极，PMOS管M3_[0]～M3_[N-1]的栅极分别连接至自适应驱动器的电压输出端OUT[0]～OUT[N-1]，M4_[0]～M4_[N-1]的栅极与PMOS管M3_[0]～M3_[N-1]的栅极并联连接至自适应驱动器的电压输出端OUT[0]～OUT[N-1]；M5_[0]～M5_[N-1]的栅极并联连接控制电压信号VCTRL，PMOS管M3_[0]～M3_[N-1]、M4_[0]～M4_[N-1]的漏极并联在一起，输出控制电流ICTRL至环形振荡器。
9.根据权利要求2所述的一种自适应宽带锁相环电路，其特征在于：所述电荷泵包括NMOS管N1_1、N1_2、PMOS管P1_1、P1_2、电容C1_1、放大器A1_1、电流源I_3、I_4；
NMOS管N1_1的栅极和NMOS管N1_2的栅极分别连接超前相位差信号和超前相位差信号的反相信号；PMOS管P1_1的栅极和PMOS管P1_2的栅极分别连接滞后相位差信号的反相信号和滞后相位差信号；PMOS管P1_1的源极和PMOS管P1_2的源极共同连接电流源I_3；NMOS管N1_1的源极和NMOS管N1_2的源极共同连接电流源I_4；PMOS管P1_1的漏极和与NMOS管N1_1漏极通过电容C1_1接地，同时连接至电荷泵的输出端和放大器A1_1的正极输入端；放大器A1_1的负极输入端连接至放大器A1_1的输出端；放大器A1_1的输出端同时连接至PMOS管P1_2的漏极和与NMOS管N1_2漏极。
10.根据权利要求1所述的一种自适应宽带锁相环电路，其特征在于：所述参考时钟频率范围为1GHz到4GHz，占空比50％。
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