CN210899136U - 一种锁相环电路、芯片、电路板以及电子设备 - Google Patents

一种锁相环电路、芯片、电路板以及电子设备 Download PDF

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    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

本实用新型公开一种锁相环电路、芯片、电路板以及电子设备，包括鉴频鉴相器模块、电荷泵模块、环路滤波器、压控振荡器及可控电流源模块；电荷泵模块的控制端连接鉴频鉴相器模块的输出端，电荷泵模块的输出端连接环路滤波器的输入端，环路滤波器的输出端连接压控振荡器的输入端，压控振荡器的输出端连接鉴频鉴相器模块的反馈时钟输入端；可控电流源模块的输入端连接环路滤波器的输出端，可控电流源模块的输出端连接环路滤波器的输入端。本技术方案通过增加可控电流源模块，能在不改变环路带宽的前提下加快锁相环电路的锁定过程，且新增的可控电流源模块只在锁相环电路启动后的一段时间内起作用，在锁相环电路接近锁定时关闭，不消耗额外的功耗。

Description

一种锁相环电路、芯片、电路板以及电子设备
技术领域
本实用新型涉及半导体技术领域，特别涉及一种锁相环电路、芯片、电路板以及电子设备。
背景技术
现有在32位MCU产品中,系统时钟通常需要在晶振、内部RC振荡器和PLL(锁相环电路)之间进行切换。当时钟源由晶振或者内部RC振荡器切换到PLL时钟时，PLL时钟有一个从启动至达到稳定(锁定)的时间。在某些应用中，对这个时间的要求比较高，需要在很快的时间内达到锁定。常规的减小锁定时间的方法是增加PLL的环路带宽,通过改变PLL环路中电荷泵的充放电电流及环路滤波器中电阻值等方法来提高环路带宽,从而加快PLL的锁定过程。在MCU类产品的应用中，PLL(锁相环电路)被用来将外部晶振或者内部RC振荡器的频率倍频到一个比较高的频率上，然后用作系统时钟使用。外部晶振时钟通常要求支持比较宽的频率范围，最低频率可以低至1MHz。对于PLL的设计来说，其环路带宽需要小于输入参考时钟频率的1/10，甚至更小。当PLL输入频率比较低的时候，相应的PLL的环路带宽也应取比较小的值。而在有些应用场合，对PLL的锁定时间要求又比较高，这就使得常规的增加环路带宽的方法很难达到目的。
实用新型内容
本实用新型的主要目的在于提出一种锁相环电路、芯片、电路板以及电子设备，其旨在解决现有锁相环电路无法在不改变环路带宽的前提下加快锁相环电路的锁定过程的技术问题。
为实现上述目的，本实用新型提供了一种锁相环电路，包括鉴频鉴相器模块、电荷泵模块、环路滤波器以及压控振荡器，还包括可控电流源模块；所述电荷泵模块的控制端连接所述鉴频鉴相器模块的输出端，所述电荷泵模块的输出端连接所述环路滤波器的输入端，所述环路滤波器的输出端连接所述压控振荡器的输入端，所述压控振荡器的输出端连接所述鉴频鉴相器模块的反馈时钟输入端；所述可控电流源模块的输入端连接所述环路滤波器的输出端，所述可控电流源模块的输出端连接所述环路滤波器的输入端。
可选地，所述可控电流源模块包括辅助电流源、可控开关及比较器，所述比较器的第一输入端连接所述环路滤波器的输出端，所述比较器的第二输入端连接预设的参考电压源，所述比较器的输出端连接所述可控开关的控制端，所述辅助电流源经所述可控开关连接所述环路滤波器的输入端。
可选地，所述鉴频鉴相器模块包括第一D触发器、第二D触发器以及与门电路；所述第一D触发器的数据端和所述第二D触发器的数据端分别置高，所述第一D触发器的复位端和所述第二D触发器的复位端分别连接所述与门电路的输出端，所述第一D触发器的时钟输入端为参考时钟输入端，所述第二D触发器的时钟输入端为所述反馈时钟输入端，所述第一D触发器的输出端连接所述与门电路的第一输入端；所述第二D触发器的输出端连接所述与门电路的第二输入端。
可选地，所述鉴频鉴相器模块还包括逻辑电路，所述逻辑电路的第一输入端连接所述第一D触发器的输出端，所述逻辑电路的第二输入端连接所述第二D触发器的输出端，所述逻辑电路的第一输出端为所述鉴频鉴相器模块的第一输出端，所述逻辑电路的第二输出端为所述鉴频鉴相器模块的第二输出端。
可选地，所述电荷泵模块包括依序串联的充电电流源、充电控制开关、放电控制开关和放电电流源；所述充电控制开关的控制端连接所述鉴频鉴相器模块的第一输出端，所述放电控制开关的控制端连接所述鉴频鉴相器模块的第二输出端，所述充电控制开关和所述放电控制开关的连接点作为所述电荷泵模块的输出端与所述环路滤波器的输入端连接。
可选地，所述环路滤波器包括第一电阻与电容，所述第一电阻与电容串联连接，且所述电容远离所述第一电阻的一端接地。
可选地，所述压控振荡器包括电流转换模块、镜像模块以及环形振荡器，所述电流转换模块的输入端为所述压控振荡器的输入端，所述电流转换模块的第一输出端经所述镜像模块连接所述环形振荡器的振荡频率控制端，所述电流转换模块的第二输出端接地，所述环形振荡器的输出端为所述压控振荡器的输出端。
为实现上述目的，本实用新型提供了一种芯片，包括上述的锁相环电路。
为实现上述目的，本实用新型提供了一种电路板，包括上述的锁相环电路。
为实现上述目的，本实用新型提供了一种电子设备，包括上述的芯片或上述的电路板。
本实用新型提供的锁相环电路、芯片、电路板以及电子设备，其锁相环电路增加了可控电流源模块，可控电流源模块的输入端连接环路滤波器的输出端，可控电流源模块的输出端连接环路滤波器的输入端。这样一来，可控电流源模块可根据环路滤波器的输出进行打开或关闭，当其打开时，可增大电荷泵模块对环路滤波器的充电电流，使得锁相环电路从开启到接近锁定的这段时间由于充电电流的增大而缩短，且可控电流源模块在锁相环电路接近锁定后关闭，不消耗额外的功耗，可在不改变原锁相环电路整体结构和参数的前提下实现快速锁定。
附图说明
为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本实用新型实施例中提供的锁相环电路的连接框图。
图2为图1所示锁相环电路的电路原理示意图。
图3为图1所示锁相环电路的相位模型。
图4为图1所示锁相环电路的压控振荡器的输出时钟的增益曲线。
具体实施方式
下面结合附图对本实用新型的具体实施方式作进一步说明。在此需要说明的是，对于这些实施方式的说明用于帮助理解本实用新型，但并不构成对本实用新型的限定。此外，下面所描述的本实用新型各个实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互组合。
在一些实施例中，如图1所示，其提供一种锁相环电路100，该锁相环电路100包括鉴频鉴相器模块110、电荷泵模块120、环路滤波器130、压控振荡器140以及可控电流源模块150。电荷泵模块120的控制端连接鉴频鉴相器模块110的输出端，电荷泵模块120的输出端连接环路滤波器130的输入端，环路滤波器130的输出端连接压控振荡器140的输入端，压控振荡器140的输出端连接鉴频鉴相器模块110的反馈时钟输入端。可控电流源模块150的输入端连接环路滤波器130的输出端，可控电流源模块150的输出端连接环路滤波器130的输入端。
这样一来，可控电流源模块150可根据环路滤波器130的输出进行打开或关闭，当其打开时，可增大电荷泵模块120对环路滤波器130的充电电流，使得锁相环电路100从开启到接近锁定的这段时间由于充电电流的增大而缩短，且可控电流源模块150在锁相环电路接近锁定后关闭，不消耗额外的功耗，可在不改变原锁相环电路100整体结构和参数的前提下实现快速锁定。
在一些实施例中，如图2所示，鉴频鉴相器模块110包括第一D触发器D0、第二D触发器D1、与门电路X0以及逻辑电路I0；第一D触发器D0的数据端和第二D触发器D1的数据端分别置高，第一D触发器D0的复位端和第二D触发器D1的复位端分别连接与门电路X0的输出端，第一D触发器D0的时钟输入端为参考时钟输入端，第二D触发器D1的时钟输入端为反馈时钟输入端，第一D触发器D0的输出端连接与门电路X0的第一输入端；第二D触发器D1的输出端连接与门电路X0的第二输入端。逻辑电路I0的第一输入端连接第一D触发器D0的输出端，逻辑电路I0的第二输入端连接第二D触发器D1的输出端，逻辑电路I0的第一输出端为鉴频鉴相器模块110的第一输出端，逻辑电路I0的第二输出端为鉴频鉴相器模块110的第二输出端。鉴频鉴相器模块110的时钟输入分别是参考时钟REFCLK和分频器反馈时钟FBCLK，当时钟上升沿到来时，D触发器的输出会被置高。当第一D触发器D0和第二D触发器D1的输出都是高电平时，与门电路X0的输出变为高电平并施加在第一D触发器D0和第二D触发器D1的复位端，从而将第一D触发器D0和第二D触发器D1复位。根据参考时钟和分频器反馈时钟上升沿到达先后的不同，第一D触发器D0和第二D触发器D1输出高电平的持续时间也不同，从而将REFCLK和FBCLK的相位差别鉴别出来。第一D触发器D0和第二D触发器D1的输出经过逻辑电路I0后，来控制后面电荷泵模块120的充、放电操作。
在一些实施例中，如图2所示，电荷泵模块120包括依序串联的充电电流源Iup、充电控制开关SW0、放电控制开关SW1和放电电流源Idn。充电控制开关SW0的控制端连接鉴频鉴相器模块110的第一输出端，放电控制开关SW1的控制端连接鉴频鉴相器模块110的第二输出端，充电控制开关SW0和放电控制开关SW1的连接点作为电荷泵模块120的输出端与环路滤波器130的输入端连接。环路滤波器130包括第一电阻R0与电容C0，第一电阻R0与电容C0串联连接，且电容C0远离第一电阻R0的一端接地。工作时，来自鉴频鉴相器模块110的信号可控制充电控制开关SW0、放电控制开关SW1的导通和关闭，从而完成对环路滤波器130的充、放电。环路滤波器130完成电流到电压的转换并对输出电压进行滤波。
在一些实施例中，如图2所示，压控振荡器140包括电流转换模块141、镜像模块142以及环形振荡器143，电流转换模块141的输入端为压控振荡器140的输入端，电流转换模块141的第一输出端经镜像模块142连接环形振荡器143的振荡频率控制端，电流转换模块141的第二输出端接地，环形振荡器143的输出端为压控振荡器140的输出端。具体地，电流转换模块141包括第一MOS管MN0与第二电阻R1，以第一MOS管MN0为NMOS管为例，第一MOS管MN0的栅极连接环路滤波器130的输出端，第一MOS管MN0的漏极连接镜像模块142，第一MOS管MN0的源极经第二电阻R1接地。镜像模块142包括镜像设置的第二MOS管MP0与第三MOS管MP1；第二MOS管MP0的漏极、栅极与第三MOS管MP1的栅极均连接第一MOS管MN0的漏极，第二MOS管MP0的源极和第三MOS管MP1的源极接预设电源端；第三MOS管MP1的漏极连接环形振荡器143的振荡频率控制端。环形振荡器143包括第一非门电路、第二非门电路以及第三非门电路；第一非门电路的输入端连接第三非门电路的输出端，第二非门电路的输入端连接第一非门电路的输出端，第三非门电路的输入端连接第二非门电路的输出端，第三非门电路的输出端为环形振荡器143的输出端。可以理解，在其他实施方式中，第一MOS管MN0为NMOS管也可以是PMOS管或普通的场效应管。
在一些实施例中，可选地，如图2所示，本实施例的锁相环电路100还包括分频器160，压控振荡器140的输出端经分频器160连接鉴频鉴相器模块110的反馈时钟输入端。
在一些实施例中，如图2所示，可控电流源模块150具体包括辅助电流源Iup_aux、可控开关SW2及比较器I3，比较器I3的第一输入端连接环路滤波器130的输出端，比较器I3的第二输入端连接预设的参考电压源Vth，比较器I3的输出端连接可控开关SW2的控制端，辅助电流源Iup_aux经可控开关SW2连接环路滤波器130的输入端。
工作时，如图1及图2所示，环路滤波器130的输出电压Vctrl通过第一MOS管MN0和第二电阻R1将控制电压转换为控制电流，经过第二MOS管MP0与第三MOS管MP1的镜像，来控制环形振荡器143的振荡频率。环形振荡器143的输出时钟经过分频器160分频后，送至第二D触发器D1的时钟输入端，形成了一个时钟的闭环负反馈系统。
当锁相环电路100达到锁定状态时，参考时钟REFCLK和分频器反馈时钟FBCLK的频率精确相等，因此，锁相环电路100的输出时钟(也即压控振荡器VCO的输出时钟)频率是输入参考时钟的n倍。当锁相环电路100的环路带宽小于参考时钟频率的1/10以上时，锁相环电路100的环路可以近似看作是一个关于相位的线性系统，如图3所示。其中,φin，φfb，φe分别为参考时钟相位、分频器反馈时钟相位和二者的相位差；电荷泵的增益为Icp/2π；环路滤波器的传输函数为Zf(s)；环形振荡器的增益为2πKvco/s；分频器的增益为1/n。根据图3中所示的相位模型，可以得出PLL的闭环传输函数为：
Figure BDA0002329099270000061
若图2中没有接入可控电流源模块150，此时的环路滤波器的传输函数为：
Figure BDA0002329099270000062
代入上面式子，可得：
Figure BDA0002329099270000063
在满足稳定性设计的前提下，锁相环电路100的环路带宽为
Figure BDA0002329099270000064
分频比n由系统的输入输出频率决定，无法改变；Kvco在满足调谐范围要求的前提下尽量降低以减小时钟抖动；电阻R0的取值由稳定性要求和面积开销决定。这就使得在低的时钟频率下，电荷泵模块120的电流往往取值很小。锁相环电路100的锁定时间与频率跳变的大小和环路带宽有关，增大锁相环电路100的环路带宽会减小锁定时间。在锁定时间要求严格的应用场合，需要增加环路带宽，但环路带宽通常要小于参考时钟频率的1/10以上，不然的话，由于PLL环路本身的离散系统特性所引入的额外的相移会影响PLL环路的稳定性。
在32位MCU中，锁相环电路100的输出频率要求可高达72MHz以上，而最低的参考时钟输入可能只有1MHz，这就使得锁相环电路100的环路带宽取得很低。在有些应用场合，对锁相环电路100的锁定时间要求又比较高，这就使得常规的增加环路带宽的方法很难达到目的。因而，本实施例的锁相环电路100接入了可控电流源模块150。
MCU中的系统时钟由其他时钟源切换至锁相环电路100，或者锁相环电路100从一个频率切换到另外一个频率，锁相环电路100都经历了从关断到打开然后再到锁定的一个过程。锁相环电路100最终达到锁定的频率也是VCO的输出频率。图4是锁相环电路100的输出时钟的增益曲线，可以看出，VCO的输出频率与控制电压Vctrl有关，其有效的控制电压范围[Vmin,Vmax]对应于VCO的输出范围[fmin,fmax]。对于没有接入可控电流源模块150时的锁相环电路100的输出时钟来说，Vmin对应于第一MOS管MN0的阈值电压。锁相环电路100的目标频率是fc,对应于输出时钟的控制电压是Vc。
在锁相环电路100由打开到接近锁定的一段时间内，参考时钟频率和分频器反馈时钟频率的差别很大，在这段时间内，参考时钟频率和分频器反馈时钟的频率偏差很大，鉴频鉴相器模块110的输出相位差一直是2π，因此电荷泵模块120一直对环路滤波器130进行充电，Vctrl上的电压不断上升。控制电压的变化和充电电流的关系为：
Figure BDA0002329099270000071
在此阶段，锁相环电路100的行为类似于运放工作在大信号的摆率控制区。由于低参考时钟频率下锁相环电路100的充放电电流很低，导致电荷泵模块120对环路滤波器130的充电时间很长，其充电过程还经历了Vctrl从0到Vmin的“无效”区(VCO无时钟输出)。可以设定一个比Vc小的VCO的控制电压Vth，[0，Vth]的范围内，锁相环电路100的输出频率比目标频率低fc-fth以上，从而使鉴频鉴相器模块110的输出一直为2π，在这个电压范围内增加电荷泵的充电电流并不会引起稳定性问题。增大充电电流会使得频率上升的更快，VCO输出频率更快接近目标频率。
在图2中，Vctrl与阈值电压Vth通过比较器I3进行比较，输出来控制辅助电流源Iup_aux。Vctrl<Vth时，比较器I3输出为低时，控制辅助电流源Iup_aux打开，增大了充电电流，Vctrl的上升速度与原来相比加快了很多，VCO的频率变化(增加)也比原来要快。Vctrl超过阈值电压Vth，此时比较器I3输出翻转，辅助电流源Iup_aux关闭，锁相环电路100恢复正常的状态。整个过程中，锁相环电路100从开启到接近锁定的这段时间由于充电电流的增大而缩短，在接近锁定后关闭，因此可以在不改变原锁相环电路整体结构和参数的前提下实现快速锁定。
在一些实施例中，其提供一种芯片，该芯片包括上述实施例中提到的锁相环电路100。
在一些实施例中，其提供一种电路板，该电路板包括上述实施例中提到的锁相环电路100。
在一些实施例中，其提供一种电子设备，该电子设备包括上述实施例中提到的芯片或上述实施例中提到的电路板。
本实用新型所有实施例提供的锁相环电路、芯片、电路板以及电子设备，其锁相环电路增加了可控电流源模块，可控电流源模块的输入端连接环路滤波器的输出端，可控电流源模块的输出端连接环路滤波器的输入端。这样一来，可控电流源模块可根据环路滤波器的输出进行打开或关闭，当其打开时，可增大电荷泵模块对环路滤波器的充电电流，使得锁相环电路从开启到接近锁定的这段时间由于充电电流的增大而缩短，且可控电流源模块在锁相环电路接近锁定后关闭，不消耗额外的功耗，可在不改变原锁相环电路整体结构和参数的前提下实现快速锁定。
以上结合附图对本实用新型的实施方式作了详细说明，但本实用新型不限于所描述的实施方式。对于本领域的技术人员而言，在不脱离本实用新型原理和精神的情况下，对这些实施方式进行多种变化、修改、替换和变型，仍落入本实用新型的保护范围内。

Claims (10)

1.一种锁相环电路，包括鉴频鉴相器模块、电荷泵模块、环路滤波器以及压控振荡器，其特征在于，所述锁相环电路还包括可控电流源模块；
所述电荷泵模块的控制端连接所述鉴频鉴相器模块的输出端，所述电荷泵模块的输出端连接所述环路滤波器的输入端，所述环路滤波器的输出端连接所述压控振荡器的输入端，所述压控振荡器的输出端连接所述鉴频鉴相器模块的反馈时钟输入端；
所述可控电流源模块的输入端连接所述环路滤波器的输出端，所述可控电流源模块的输出端连接所述环路滤波器的输入端。
2.根据权利要求1所述的锁相环电路，其特征在于，所述可控电流源模块包括辅助电流源、可控开关及比较器，所述比较器的第一输入端连接所述环路滤波器的输出端，所述比较器的第二输入端连接预设的参考电压源，所述比较器的输出端连接所述可控开关的控制端，所述辅助电流源经所述可控开关连接所述环路滤波器的输入端。
3.根据权利要求1所述的锁相环电路，其特征在于，所述鉴频鉴相器模块包括第一D触发器、第二D触发器以及与门电路；所述第一D触发器的数据端和所述第二D触发器的数据端分别置高，所述第一D触发器的复位端和所述第二D触发器的复位端分别连接所述与门电路的输出端，所述第一D触发器的时钟输入端为参考时钟输入端，所述第二D触发器的时钟输入端为所述反馈时钟输入端，所述第一D触发器的输出端连接所述与门电路的第一输入端；所述第二D触发器的输出端连接所述与门电路的第二输入端。
4.根据权利要求3所述的锁相环电路，其特征在于，所述鉴频鉴相器模块还包括逻辑电路，所述逻辑电路的第一输入端连接所述第一D触发器的输出端，所述逻辑电路的第二输入端连接所述第二D触发器的输出端，所述逻辑电路的第一输出端为所述鉴频鉴相器模块的第一输出端，所述逻辑电路的第二输出端为所述鉴频鉴相器模块的第二输出端。
5.根据权利要求1-4任一项所述的锁相环电路，其特征在于，所述电荷泵模块包括依序串联的充电电流源、充电控制开关、放电控制开关和放电电流源；所述充电控制开关的控制端连接所述鉴频鉴相器模块的第一输出端，所述放电控制开关的控制端连接所述鉴频鉴相器模块的第二输出端，所述充电控制开关和所述放电控制开关的连接点作为所述电荷泵模块的输出端与所述环路滤波器的输入端连接。
6.根据权利要求1所述的锁相环电路，其特征在于，所述环路滤波器包括第一电阻与电容，所述第一电阻与电容串联连接，且所述电容远离所述第一电阻的一端接地。
7.根据权利要求1所述的锁相环电路，其特征在于，所述压控振荡器包括电流转换模块、镜像模块以及环形振荡器，所述电流转换模块的输入端为所述压控振荡器的输入端，所述电流转换模块的第一输出端经所述镜像模块连接所述环形振荡器的振荡频率控制端，所述电流转换模块的第二输出端接地，所述环形振荡器的输出端为所述压控振荡器的输出端。
8.一种芯片，其特征在于，包括如权利要求1-7任一项所述的锁相环电路。
9.一种电路板，其特征在于，包括如权利要求1-7任一项所述的锁相环电路。
10.一种电子设备，其特征在于，包括如权利要求8所述的芯片或如权利要求9所述的电路板。
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