CN101873132B - Pll电路 - Google Patents

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Abstract

本发明涉及一种PLL电路。PLL电路包括第一和第二电荷泵电路，该第一和第二电荷泵电路根据相位比较器的输出信号控制输出电压；第一滤波器，该第一滤波器滤除被包括在根据从第一电荷泵电路输出的电流生成的信号中的预定的频率分量，并且输出信号作为第一电压信号；第二滤波器，该第二滤波器输入从第二电荷泵电路输出的电流并且输出预定的恒压作为第二电压信号；电压控制单元，该电压控制单元根据从第一滤波器输出的第一电压信号和基准电压信号之间的比较结果输出第三电压信号；以及压控振荡器，所述压控振荡器具有第一低增益特性、第二低增益特性、以及高增益特性，并且通过第一至第三电压信号来进行控制以生成振荡频率。

Description

PLL电路
通过引用并入
本申请基于并且要求2009年4月23日提交的日本专利申请No.2009-104830和2010年1月20日提交的日本专利申请No.2010-010054的优选权，其内容通过引用整体合并在此。
技术领域
本发明涉及一种PLL电路，并且尤其涉及被提供有具有低增益输入和高增益输入的压控振荡器(VCO)的PLL电路。
背景技术
近年来，PLL(锁相环)电路被经常用作被安装在半导体器件上的振荡器电路。PLL电路控制输出信号的振荡频率使得基准信号和输出信号的相位同步。
图12是在USP 6,680,632中公布的PLL电路的框图。在图12中，PLL电路100包括分频器102和112、相位比较器104、电荷泵电路106、低通滤波器108、被提供有缓冲器114和116的控制电路130、以及压控振荡器(VCO)110。
相位比较器104将通过分频器102分频基准信号(REF)而获得的信号与通过分频器112分频PLL电路100的输出信号(CLK)而获得的信号进行比较，并且然后输出用于控制电荷泵电路106的信号。电荷泵电路106根据相位比较器104的输出信号输出要在流入方向或者流出方向中控制的电流。低通滤波器108输入来自于电荷泵电路的信号，并且移除被包括在信号中的高频噪声。高频噪声被移除的信号被输出到压控振荡器110的低增益输入。高频噪声被移除的信号经由被提供有缓冲器114和滤波器116的控制电路130被输出到压控振荡器110的高增益输入。
缓冲器114将低通滤波器108的输出与MID_VCO信号进行比较，并且进行控制使得低通滤波器108的输出要与MID_VCO信号相同。PLL电路100的压控振荡器110能够同时在低增益模式和高增益模式下进行操作。
图14是示出在日本未经审查的专利申请公开No.2008-48320中公布的PLL电路的框图。如图14中所示，PLL电路包括分频器210、211、以及221、相位比较器212、第一电荷泵电路213、积分滤波器214、第一电压电流转换电路215、第二电荷泵电路216、波纹滤波器217、第二电压电流转换电路218、基准电压生成电路219、以及电流控制振荡器220。
图14中所示的PLL电路通过分频器210分频基准信号Fin。此外，使用分频器211分频输出信号Fout。然后，通过相位比较器212将分频器210的输出信号的相位与分频器211的进行比较。然后，相位比较器212基于其间的相位差生成升压信号UP和降压信号DN。第一电荷泵电路213和第二电荷泵电路216基于升压信号UP的脉冲宽度和降压信号DN的脉冲宽度之间的差输出电流。
通过积分滤波器214的电容器C1将从第一电荷泵电路213输出的电流转换为电压。这时，积分滤波器214移除通过第一电荷泵电路213的操作生成的高频噪声。
另一方面，从第二电荷泵电路216输出的电流经由波纹滤波器217被转换为电压。波纹滤波器217减少波纹噪声。然后，波纹噪声的电平被减少的电压被输入到第二电压电流转换电路218。第二电压电流转换电路218将在基准电压生成电路219中生成的基准电压与经由波纹滤波器217输入的电压进行比较。然后，第二电压电流转换电路218根据两个电压之间的比较结果输出电流。
第一电压电流转换电路215的输出和第二电压电流转换电路218的输出被相互连接，并且然后被输入到电流控制振荡器220。即，被输入到电流控制振荡器220的电流是第一电压电流转换电路215的输出电流和电压电流转换电路218的输出电流的相加。电流控制振荡器220基于根据此电压生成的电流控制输出信号的振荡频率。然后，分频器221分频电流控制振荡器220的输出信号以生成输出信号Fout。此外，输出Fout被反馈，并且输出信号Fout和基准信号Fin的相位被比较。然后，输出信号Fout的相位与基准信号Fin的相位同步。
因此，图14中所示的PLL电路能够以不同电流操作积分滤波器214和波纹滤波器217。因此，被提供给积分滤波器214的电流能够小于被提供给波纹滤波器217的电流。此外，基于被提供给积分滤波器214和波纹滤波器217的电流之间的比率α能减少积分滤波器的电容器C1的电容值。
发明内容
然而，在图12中所示的USP 6,680,632中公布的PLL电路中，作为图13中所示的滤波器的由电阻器R和电容C组成的无源滤波器通常被用作低通滤波器108。然后，本发明人已经发现下述问题，为了移除在电荷泵电路106中生成的噪声并且确保稳定性，在USP 6,680,632中公布的PLL电路需要增加构成滤波器108的电容的值。
另一方面，为了以不同电流操作波纹滤波器217和积分滤波器214，在日本未经审查的专利申请公开No.2008-48320中公布的PLL电路被提供有第一电荷泵电路213和第二电荷泵电路216。这减少电容器C1的电容值，并且还减少电路面积。然而，本发明人已经发现下述问题，在日本未经审查的专利申请公开No.2008-48320中公布的PLL电路中，因为在经过第一电荷泵电路213、积分滤波器214、以及电压电流转换电路215的路径与经过第二电荷泵电路216、波纹滤波器217、以及第二电压电流转换电路218的路径之间，对于频率中的变化的电压表现和电路构造是不同的，很难匹配电流控制振荡器的两个路径的增益。即，为了作为PLL电路进行操作，期望的是，实现具有相同电路构造的电路以能够容易地控制两个路径的增益。
本发明的一个示例性方面是PLL电路，该PLL电路包括第一和第二电荷泵电路，该第一和第二电荷泵电路根据相位比较器的输出信号控制输出电压；第一滤波器，该第一滤波器滤除被包括在根据从第一电荷泵电路输出的电流生成的信号中的预定的频率分量，并且输出信号作为第一电压信号；第二滤波器，该第二滤波器输入从第二电荷泵电路输出的电流并且输出预定的恒压作为第二电压信号；电压控制单元，该电压控制单元根据第一电压信号和基准电压信号之间的比较结果输出第三电压信号，其中从第一滤波器输出第一电压信号；以及压控振荡器，所述压控振荡器具有第一低增益特性、第二低增益特性、以及高增益特性，并且通过第一电压信号控制压控振荡器以第一低增益特性工作、通过第二电压信号控制压控振荡器以第二低增益特性工作，并且通过第三电压信号控制压控振荡器以高增益特性工作，从而压控振荡器根据第一至第三电压信号来生成振荡频率。PLL电路将压控振荡器的输出信号反馈到相位比较器。
根据本发明的具有此种构造的PLL电路能够当PLL电路被锁定时抑制压控振荡器的增益，从而减少压控振荡器的噪声敏感性。此外，通过被提供以利用不同电流操作第一和第二滤波器的第一和第二电荷泵电路，能够减少组成第一滤波器的电容器的电容值并且因此减少PLL电路的电路面积。此外，由于第二滤波器的输出被设置为预定的恒压，因此压控振荡器能够稳定地进行操作。
本发明提供了一种PLL电路，该PLL电路减少环路滤波器的电路面积，稳定压控振荡器的操作，并且减少噪声敏感性。
附图说明
结合附图，根据某些示例性实施例的以下描述，以上和其它示例性方面、优点和特征将更加明显，其中：
图1是示出根据第一示例性实施例的PLL电路的框图；
图2是示出根据第一示例性实施例的PLL电路的框图；
图3示出根据第一示例性实施例的PLL电路的滤波器1的示例；
图4A和图4B示出根据第一示例性实施例的PLL电路的滤波器2的示例；
图5A和图5B示出根据第一示例性实施例的PLL电路的滤波器2的示例；
图6示出根据第一示例性实施例的PLL电路的滤波器3的示例；
图7A、图7B以及图7C解释根据第一示例性实施例的PLL电路的操作，图7A示出时间和控制电压之间的关系，图7B示出时间和频率之间的关系，并且图7C示出时间和相位差之间的关系；
图8A和图8B解释根据第一示例性实施例的PLL电路的压控振荡器(VCO)，图8A示出压控振荡器的控制电压和振荡频率之间的关系，并且图8B示出每个滤波器的输出信号的频率与开环增益之间的关系；
图9是示出根据第二示例性实施例的PLL电路的框图；
图10A和图10B示出根据第二示例性实施例的PLL电路的时钟生成电路的示例；
图11是示出根据第三示例性实施例的PLL电路的框图；
图12是在USP 6,680,632中公布的PLL电路的框图；
图13示出根据现有技术的PLL电路的滤波器；以及
图14是在日本未经审查的专利申请公开No.2008-48320中公布的PLL电路的框图。
具体实施方式
[第一示例性实施例]
在下文中参考附图解释本发明的第一示例性实施例。
图1是示出根据示例性实施例的PLL电路的框图。如图1中所示，PLL电路包括分频器1、2；相位比较器3；第一电荷泵电路4；第二电荷泵电路5；第一滤波器(滤波器1)6；第二滤波器(滤波器2)7；第三滤波器(滤波器3)8；比较器9；以及压控振荡器(VCO)10。比较器9和第三滤波器8组成电压控制单元30。
分频器1分频基准信号REF并且输出分频的信号。分频器2分频压控振荡器的输出Fout并且输出分频的信号。相位比较器3基于分频器1的输出信号与分频器2的输出信号之间的相位差输出升压信号和降压信号。例如，升压信号和降压信号是脉冲信号。如果分频器1的输出信号具有相对于分频器2的输出信号的相位延迟，那么升压信号的脉冲宽度被设置为比降压信号的脉冲宽度长。另一方面，如果分频器2的输出信号具有相对于分频器1的输出信号的脉冲延迟，那么升压信号的脉冲宽度被设置为比降压信号的脉冲宽度短。此外，如果分频器1的输出信号的相位匹配分频器2的输出信号的相位，那么升压信号的脉冲宽度被设置为等于降压信号的脉冲宽度。
第一电荷泵电路4基于升压信号和降压信号控制输出电流。例如，如果升压信号的脉冲宽度比降压信号的脉冲宽度长，那么在与其间的脉冲宽度差相对应的时段期间流出电流。例如，如果升压信号的脉冲宽度比降压信号的脉冲宽度短，那么在与其间的脉冲宽度差相对应的时段期间流入电流。第一电荷泵电路4的输出经由结点11被输出到第一滤波器6。
第一滤波器6滤除包括在根据从第一电荷泵电路4输出的电流生成的信号中的预定的频率分量(例如，高频噪声)，并且输出该信号作为第一电压信号。从第一滤波器6输出的第一电压信号经由结点15被输出到比较器9的一个输入。从第一滤波器6输出的第一电压信号经由结点13被输出到压控振荡器10的低增益输入。例如，如图3中所示，通过在第一电荷泵电路4的输出(结点11)与接地电压(GND)之间提供电容器能够组成第一滤波器6。
第二电荷泵电路5根据升压信号和降压信号控制输出电流。例如，如果升压信号的脉冲宽度比降压信号的脉冲宽度长，那么在与脉冲宽度差相对应的时段期间流出电流。此外，例如，如果升压信号的脉冲宽度比降压信号的脉冲宽度短，那么在与脉冲宽度差相对应的时段期间流入电流。第二电荷泵电路5的输出经由结点12被输出到第二滤波器7。
第二滤波器7输入从第二电荷泵电路5输出的电流，并且输出预定的恒定电压作为第二电压信号。是第二滤波器7的输出的第二电压信号经由结点14被输出到压控振荡器10的低增益输入。
例如，如图4A中所示，第二滤波器7能够由与结点12和接地电压(GND)相连接的电容器20、具有与接地电压(GND)相连接的源极和与结点14相连接的漏极以及栅极的N沟道晶体管21、以及与结点14和电源电压相连接的恒流源22组成。
这时，通过使用N沟道晶体管21的互导(gm)，结点14的电压保持在预定的恒压。因此，滤波器7的输出保持在预定的恒压。通过使用是与用于晶体管21的电流源22相连接的二极管的晶体管21，在没有使用差分构造的情况下滤波器的电源抑制比(PSRR)的劣化很小。
此外，作为第二滤波器7的另一构造示例，如图4B中所示，第二滤波器7可以由与结点12和接地电压(GND)相连接的电容器20、具有与电源电压相连接的源极和与结点14相连接的漏极以及栅极的P沟道晶体管24、以及与结点14和接地电压(GND)相连接的恒流源22组成。
作为第二滤波器7的又一构造示例，如图5A中所示，第二滤波器7可以由与结点12和接地电压(GND)相连接的电容器20、与电源电压和结点14相连接的电阻器25、以及与结点14和接地电压(GND)相连接的电阻器26组成。然而，对于此构造，因为与其它构造的滤波器相比较电源噪声敏感性不是有利的，所以期待的是，提供两种电路并且具有不同的构造。
作为第二滤波器7的另一示例，如图5B中所示，第二滤波器7可以由与结点12和接地电压(GND)相连接的电容器20、与电源电压和结点14相连接的恒流源22、以及与结点14和接地电压(GND)相连接的电阻器26组成。
接下来，在下文中解释电压控制单元30。组成电压控制单元30的第三滤波器8根据第一滤波器6的第一电压信号和基准电压Vref之间的比较结果输出第三电压信号。比较器9比较第一电压信号和基准电压Vref，并且比较结果经由结点16被输入到第三滤波器8。第三滤波器的输出经由结点17被输出到压控振荡器10的高增益输入。例如，如图6中所示，通过被提供在比较器9的输出(结点16)和接地电压(GND)之间的电容器能够形成第三滤波器8。
基准电压Vref能够与从第二滤波器输出的预定的恒压相同。例如，如图2中所示，能够使用第二滤波器7的输出(恒压)。通过使用第二滤波器7的输出作为基准电压Vref，能够消除生成基准电压Vref的电路，从而简化PLL电路的构造。注意的是，图2中所示的PLL电路的标记对应于图1中所示PLL电路的标记。图2中所示的PLL电路的操作和构造也对应于图1中所示的PLL电路的操作和构造。
此外，压控振荡器(VC0)10具有第一低增益特性(即，第一低增益路径)、第二低增益特性(即，第二低增益路径)、以及高增益特性(即，高增益路径)。通过具有第一低增益特性的第一电压信号，通过具有第二低增益特性的第二电压信号，以及通过具有高增益特性的第三电压信号来控制压控振荡器(VCO)10，以根据第一至第三电压信号来生成振荡频率。
然后，根据本示例性实施例的PLL电路将压控振荡器10的输出信号Fout反馈到相位比较器3。
接下来，在下文中解释根据本示例性实施例的PLL电路的操作。PLL电路通过分频器1分频基准信号REF。此外，分频器2分频输出信号Fout。然后，相位比较器3比较分频器1和2的输出的相位。相位比较器3根据相位差生成升压信号和降压信号。第一电荷泵电路4和第二电荷泵电路5根据升压信号和降压信号之间的脉冲宽度差输出电流。如果升压信号的脉冲宽度比降压信号的脉冲宽度长，那么电流输出将会在要流出电荷泵电路的方向中。相反地，如果升压信号的脉冲宽度比降压信号的脉冲宽度短，那么电流将会在要流入电荷泵电路的方向中。
通过第一滤波器6将从第一电荷泵电路4输出的电流转换为电压。这时，第一滤波器6滤除通过第一电荷泵电路4的操作生成的高频噪声。如果第一电荷泵电路4的输出电流处于流出方向中那么通过第一滤波器6转换的电压值增加，并且如果输出电流处于流入方向中那么减少。然后，通过第一滤波器6转换的电压值被输出到压控振荡器10的低增益输入。
比较器9将通过第一滤波器6转换的电压值与基准电压Vref进行比较。然后，如果来自于第一滤波器6的电压大于或者等于基准电压Vref，那么比较器9输出信号。第三滤波器8基于从比较器9输出的信号将电压信号(第三电压信号)输出到压控振荡器10的高增益输入。
另一方面，从第二电荷泵电路5输出的电流经由第二滤波器7被转换为电压。然后，第二滤波器7将预定的恒压输出到压控振荡器10的低增益输入。
图7示出根据本示例性实施例的PLL电路的压控振荡器10的相位差和时间、频率和时间、以及控制电压和时间之间的关系。第一滤波器(滤波器1)6输出第一电压信号作为控制电压，第二滤波器(滤波器2)7输出第二电压信号作为控制电压，并且第三滤波器(滤波器3)8输出第三电压信号作为控制电压。
在根据本示例性实施例的PLL电路中，PLL电路被锁定的频率应为Fpll，如图7B中所示。此外，如图7A中所示，从当PLL电路被锁定时的时刻T5开始，来自于滤波器1的控制电压和来自于滤波器2的控制电压都是基准电压Vref。此外，来自于滤波器3的控制电压被设置为预定的恒压。
如图7A中所示，当PLL电路启动时，来自于滤波器2的控制电压逐渐地增加并且达到在时刻T1被事先指定为滤波器2的输出电压的电压Vref。这时，PLL电路的振荡频率以比PLL电路被锁定时的频率Fpll低的频率逐渐地增加。
在PLL电路启动时，来自于滤波器1的控制电压逐渐地增加，在时刻T3时几乎达到电源电压，并且然后保持恒定。这时，PLL电路的振荡频率以比在PLL电路被锁定时的频率Fpll低的频率逐渐地增加。尽管在时刻T3，PLL电路的振荡频率已经达到Fpll，但是在此时刻没有正式地锁定PLL电路，因此例如，相位差大，并且PLL电路没有被正确地锁定。注意，电流可以被设计为在时刻T3没有达到Fpll并且可以被设置为完全未锁定状态。
使用图1中所示的比较器9将来自于滤波器1的控制电路与基准电压Vref进行比较。当来自于滤波器1的控制电压超过基准电压Vref时来自于滤波器3的控制电压在时刻T2增加，并且压控振荡器10的高增益路径开始操作。即，PLL电路的压控振荡器10仅以低增益路径进行操作直到T2，然而压控振荡器10从T2开始以低和高增益路径进行操作。
然后，从T2开始滤波器3将控制电压输出到压控振荡器10的高增益输入，从而来自于滤波器1的控制电压变得与是当PLL被锁定时的控制电压的基准电压Vref相同。另一方面，滤波器1和2将控制电压输出到压控振荡器10的低增益输入以将PLL电路的相位差减少到0。
参考图8A解释这时的操作。图8A示出压控振荡器10的振荡频率与控制电压之间的关系。如图8A中所示，在低增益路径中，对于控制电压中的变化来说压控振荡器10的振荡频率中的变化小(即，图形的斜率小)。另一方面，在高增益路径中，对于控制电压中的变化来说压控振荡器10的振荡频率中的变化大(即，图形的斜率大)。因此，如果使用压控振荡器10改变振荡频率，那么当使用高增益路径时能够将振荡频率更快地设置为目标频率(Fpll)。
在根据本示例性实施例的PLL电路中，滤波器3将控制电压输出到压控振荡器10的高增益路径，从而从压控振荡器10输出的振荡频率将会是目标频率(Fpll)。此外，同时，滤波器1和2将控制电压输出到压控振荡器10的低增益路径以将PLL电路的相位差减少到0。
这时，压控振荡器10的高和低增益路径中的操作相互独立。高增益路径调节电压，并且低增益路径作为PLL调节相位。然而，基于滤波器1、2以及3中的每一个的控制电压提供的压控振荡器10内部的总电流值是恒定的，因此在压控振荡器10内部改变低增益操作和高增益操作的分配。
然后，来自于滤波器1的控制电压开始减少以接近于基准电压Vref，并且在时刻T5时变成与基准电压Vref相同。这时，如图7C中所示，来自于压控振荡器10的输出Fout和被输入到分频器1的REF之间的相位差开始减少，并且在时刻T5时变成0。从时刻T5开始，PLL电路被锁定，并且来自于滤波器1和2的控制电压都保持在基准电压Vref处恒定。此外，来自于滤波器3的控制电压被设置在预定电压处恒定。
从时刻T5开始压控振荡器10以低增益路径和高增益路径进行操作。在根据本示例性实施例的PLL电路中，当滤波器1的电压接近基准电压Vref时，低增益路径变得主要，并且没有高增益路径的效果的影响。因此，当被锁定时PLL电路以低增益路径进行操作。这时，高增益路径负责生成固定的偏置频率。
图8B示出根据本示例性实施例的PLL电路的压控振荡器10中的开环增益和每个滤波器的输出信号的频率之间的关系。如图8B中所示，在根据本示例性实施例的PLL电路的压控振荡器10中，使滤波器3的频带小于滤波器1和2的频带。此外，通过将每个DC增益调节为最佳值，能够防止在锁定处理中调整到压控振荡器10的高增益路径和低增益路径的电流分配时出现周跳。此外，能够在锁定PLL电路的同时忽略高增益路径(滤波器3的路径)。
因此，在根据本示例性实施例的PLL电路中，压控振荡器10的增益能够在PLL电路被锁定的同时变小，因此对控制电压的敏感性能够变小。这能够减少在锁定PLL电路时的压控振荡器10的噪声敏感性。此外，根据本示例性实施例的PLL电路被提供有第一和第二电荷泵电路4、5来以不同的电流操作第一和第二滤波器6，7。这减少组成第一滤波器6的电容器的电容值，从而减少PLL电路的面积。根据本示例性实施例的PLL电路不仅实现不同电流的情况下的容量减少，而且可以实现不同增益的情况下的容量减少或者可以组合电流和增益。
此外，图14中所示的在日本未经审查的专利申请公开No.2008-48320中公布的PLL电路，被提供有经过第一电荷泵213、积分滤波器214、以及第一电压电流转换电路215的路径，和经过第二电荷泵电路216、波纹滤波器217、以及第二电压电流转换电路218的路径。因此很难匹配两条路径的增益。然而，在根据本示例性实施例的PLL电路中，当PLL电路被锁定时第一滤波器6和第二滤波器7的输出电压被设置为相同。这能够实现具有固定的控制电压的压控振荡器(VCO)10并且还实现压控振荡器10稳定地进行操作。
[第二示例性实施例]
在下文中解释本发明的第二示例性实施例。图9是示出根据本示例性实施例的PLL电路的电路构造的框图。如图9中所示，根据本示例性实施例的PLL电路与第一示例性实施例的不同之处在于生成被提供给压控振荡器(VCO)10的高增益输入的第三电压信号的电压控制单元30的构造。其它的构造与第一示例性实施例相同，因此省略了重复的解释。
根据本示例性实施例的PLL电路的电压控制单元30包括比较器9、计数器31、时钟生成电路32、运算电路33、以及数字模拟转换器(在下文中被称为DAC)34。
比较器9将基准电压Vref与经由结点15从第一滤波器6提供的第一电压信号进行比较，并且经由结点16将比较结果输出到计数器31。例如，如果第一电压信号大于或者等于基准电压Vref，那么比较器9输出“1”。如果第一电压信号小于基准电压Vref，那么比较器9输出“0”。
计数器31根据从时钟生成电路32提供的时钟生成计数值。例如，如果比较器9的输出是“1”，那么计数器31在从时钟生成电路32输出的时钟的上升沿输出“1”。在这里，“1”表示计数增加(UP)。另一方面，如果比较器9的输出是“0”，那么计数器31在从时钟生成电路32输出的时钟的上升沿输出“0”。在这里，“0”表示计数减少(DN)。来自于计数器31的输出被提供给运算电路33。
例如，如图10A中所示，时钟生成电路32可以由环形振荡器组成，该环形振荡器包括奇数个反相器41_1至41_3(在图10A的情况下3级)。例如，如图10B中所示，钟生成电路32也可以由奇数个反相器41_1至41_3和在其后级中的分频电路42组成。
运算电路33根据从计数器31提供的计数值计算要被提供给DAC34的控制代码。即，如果来自于计数器31的输出是“1”那么运算电路进行加法计算，并且如果来自于计数器31的输出是“0”那么进行减法计算。
DAC 34根据来自于运算电路33的控制代码生成第三电压信号。然后，第三生成的电压信号经由结点17被提供给压控振荡器10的高增益输入。
必须以高增益路径(电压控制单元)处于比低增益路径低的频带中的方式设计根据本发明的PLL电路。因此，电压控制单元30必须由极其低频带的低通滤波器组成。尽管能够通过比较器9和第三滤波器8以与第一示例性实施例类似的方式组成电压控制单元30，然而这增加电路面积并且不容易动态地改变特性。即，为了实现低频带，由于电容用于第三滤波器8，根据第一示例性实施例的PLL电路的电压控制单元30需要减少电容器9的增益(即，减少输出电流)并且增加用于第三滤波器8的容量。因此，容易受到泄漏电流的影响，并且电路面积也增加。
根据本示例性实施例的PLL电路通过电压控制单元30的上述构造能够解决此问题。即，根据本示例性实施例的PLL电路的电压控制单元30能够增加比较器9的输出电流，并且DAC 34的输出电流还能够被指定到忽略泄漏电流的范围。因此能够减少泄漏电流的影响。
根据本示例性实施例的PLL电路的电压控制单元30通过用于监测比较器9的输出结果的数字电路的计数值等等控制频带。因此，在没有改变比较器9的增益或者第三滤波器8的容量的情况能够控制频带。这能够实现较低的频带同时没有增加电压控制单元30的电路面积。
此外，根据本示例性实施例的PLL电路的电压控制单元30使用数字电路控制频带，因此通过改变计数值等等能够动态地改变频带。此外，根据本示例性实施例的PLL电路的电压控制单元30使用计数器31计数时钟，因此具有时间信息。因此，电压控制单元30能够自由地指定第三电压信号的值。因此，例如，能够当PLL电路启动时高速锁定，并且在PLL电路被锁定之后以低速进行操作。
[第三示例性实施例]
接下来，在下文中解释本发明的第三示例性实施例。图11示出根据本示例性实施例的PLL电路的电路构造的框图。如图11中所示，根据本示例性实施例的PLL电路不同于第二实施例，不同之处在于被输入到分频器1的时钟REF(即，被输入到相位比较器的时钟)被用作输入到电压控制单元30的计数器31的时钟。根据示例性实施例的PLL电路能够通过控制通过分频控制电路35输入到分频器1的时钟REF来调节被输入到计数器31的时钟的频率。其它的构造与第二示例性实施例的相同，因此省略了重复的解释。
在第二示例性实施例中，图10中所示的环路振荡器生成时钟，然而在这样的情况下，由于振荡频率取决于处理，有时很难外部地进行控制。然而，根据本示例性实施例的PLL电路中的电压控制单元30使用被输入到分频器1的时钟REF，作为被输入到计数器31的时钟。因此，由于已知被输入到分频器1的时钟REF的频率，所以更加容易通过电压控制单元30掌握时间间隔。这能够自动地链接时钟REF以容易地控制电压控制单元30的频率特性。
此外，由于没有必要与第二示例性实施例中的一样提供时钟生成电路，因此能够减少电路面积并且从而减少功率消耗。
本领域的技术人员能够根据需要组合第一和第二示例性实施例，第一和第三示例性实施例。
虽然已经按照若干示例性实施例描述了本发明，但是本领域的技术人员将理解本发明可以在权利要求的精神和范围内进行各种修改的实践，并且本发明并不限于上述的示例。
此外，权利要求的范围不受到上述的示例性实施例的限制。
此外，应当注意的是，申请人意在涵盖所有权利要求要素的等同形式，即使在后期的审查过程中对权利要求进行过修改亦是如此。

Claims (15)

1.一种PLL电路，包括：
第一和第二电荷泵电路，所述第一和第二电荷泵电路根据相位比较器的输出信号控制输出电压；
第一滤波器，所述第一滤波器输出第一电压信号，所述第一电压信号是通过从根据从所述第一电荷泵电路输出的电流生成的信号中滤除预定的频率分量来生成的；
第二滤波器，所述第二滤波器输入从所述第二电荷泵电路输出的电流并且输出预定的恒压作为第二电压信号；
电压控制单元，所述电压控制单元根据所述第一电压信号和基准电压信号之间的比较结果输出第三电压信号，其中所述第一电压信号是从所述第一滤波器输出的；以及
压控振荡器，所述压控振荡器具有第一低增益特性、第二低增益特性、以及高增益特性，并且通过所述第一电压信号控制所述压控振荡器以所述第一低增益特性工作、通过所述第二电压信号控制所述压控振荡器以所述第二低增益特性工作，并且通过所述第三电压信号控制所述压控振荡器以所述高增益特性工作，从而所述压控振荡器根据所述第一至第三电压信号来生成振荡频率，
其中所述PLL电路将所述压控振荡器的输出信号反馈到所述相位比较器。
2.根据权利要求1所述的PLL电路，其中要与所述第一电压信号进行比较的所述基准电压信号与从所述第二滤波器输出的预定的恒压相同。
3.根据权利要求1所述的PLL电路，其中所述第二滤波器包括：
电容器，所述电容器被提供在所述第二滤波器的输入端和接地电压之间，所述输入端与所述第二电荷泵电路相连接；和
N沟道晶体管，所述N沟道晶体管具有与接地电压相连接的源极、与至所述压控振荡器的输出端相连接的漏极以及栅极。
4.根据权利要求1所述的PLL电路，其中通过所述第二电压信号来确定所述PLL电路的振荡频率。
5.根据权利要求1所述的PLL电路，其中根据所述第一电压信号的电压和所述第二电压信号的电压之间的比较结果，所述压控振荡器以所述高增益特性操作。
6.根据权利要求5所述的PLL电路，其中如果所述第一电压信号的电压大于或者等于所述第二电压信号的电压，那么所述压控振荡器以所述高增益特性操作。
7.根据权利要求1所述的PLL电路，其中第三电压信号是包括从所述压控振荡器输出的振荡频率的目标频率的电压信号。
8.根据权利要求1所述的PLL电路，其中所述第一和第二电压信号是用于将所述基准电压信号的相位和所述压控振荡器的输出信号的相位之间的差减少到0的电压信号，通过所述相位比较器比较所述差。
9.根据权利要求1所述的PLL电路，其中如果PLL电路被锁定，那么所述第一电压信号的电压和所述第二电压信号的电压是基准电压。
10.根据权利要求1所述的PLL电路，其中如果PLL电路被锁定，那么所述压控振荡器的第一和第二低增益特性是主要的。
11.根据权利要求1所述的PLL电路，其中所述电压控制单元包括：
比较器，所述比较器将所述第一电压信号与所述基准电压信号进行比较，所述第一电压信号是从所述第一滤波器输出的；和
第三滤波器，所述第三滤波器根据所述比较器的输出生成所述第三电压信号。
12.根据权利要求1所述的PLL电路，其中所述电压控制单元包括：
比较器，所述比较器将所述第一电压信号与所述基准电压信号进行比较，所述第一电压信号是从所述第一滤波器输出的；
计数器，所述计数器根据时钟输出所述比较器的比较结果；
运算电路，所述运算电路计数所述计数器的输出；以及
数字模拟转换器，所述数字模拟转换器根据所述运算电路的计算结果生成所述第三电压信号。
13.根据权利要求12所述的PLL电路，进一步包括时钟生成电路，所述时钟生成电路生成要被输入到所述计数器的时钟。
14.根据权利要求12所述的PLL电路，其中使用要被输入到所述相位比较器的时钟生成要被输入到所述计数器的时钟。
15.根据权利要求14所述的PLL电路，进一步包括分频控制电路，所述分频控制电路输入要被输入到所述相位比较器的时钟并且调节要被输入到所述相位比较器的所述时钟的频率，其中
所述计数器输入通过所述分频控制电路调节的时钟。
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