JPH07147538A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JPH07147538A JPH07147538A JP5291873A JP29187393A JPH07147538A JP H07147538 A JPH07147538 A JP H07147538A JP 5291873 A JP5291873 A JP 5291873A JP 29187393 A JP29187393 A JP 29187393A JP H07147538 A JPH07147538 A JP H07147538A
- Authority
- JP
- Japan
- Prior art keywords
- control voltage
- voltage
- signal
- vco
- control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【構成】 基準信号ａと１／Ｎカウンタ１６からの比較
信号ｂとの位相差をＰＣ１２で比較し、その位相差に応
じた出力信号を積分回路１８に与え制御信号ｃを得る。
制御信号ｃをＶＣＯ２０および比較器３８に与える。比
較器３８で、制御信号ｃと基準信号発生回路４０からの
基準電圧ｅとを比較し、その大小関係に応じた比較信号
を積分回路４２に与えて制御電圧ｆを得、制御電圧ｆを
可変容量ダイオード４６に与える。制御電圧ｃと基準信
号ｅとが等しくなるまで、可変容量ダイオード４６は制
御電圧ｆによってＶＣＯ２０のＦ−Ｖ特性を制御する。
すると、所定範囲内の周波数を有する基準信号ａがＰＣ
１２に与えられる限りにおいて、ＶＣＯ２０に与えられ
る制御電圧ｃは常に最適値に設定される。 【効果】 より広範囲の周波数を有する基準信号につい
て良好に同期に引き込むことができる。
信号ｂとの位相差をＰＣ１２で比較し、その位相差に応
じた出力信号を積分回路１８に与え制御信号ｃを得る。
制御信号ｃをＶＣＯ２０および比較器３８に与える。比
較器３８で、制御信号ｃと基準信号発生回路４０からの
基準電圧ｅとを比較し、その大小関係に応じた比較信号
を積分回路４２に与えて制御電圧ｆを得、制御電圧ｆを
可変容量ダイオード４６に与える。制御電圧ｃと基準信
号ｅとが等しくなるまで、可変容量ダイオード４６は制
御電圧ｆによってＶＣＯ２０のＦ−Ｖ特性を制御する。
すると、所定範囲内の周波数を有する基準信号ａがＰＣ
１２に与えられる限りにおいて、ＶＣＯ２０に与えられ
る制御電圧ｃは常に最適値に設定される。 【効果】 より広範囲の周波数を有する基準信号につい
て良好に同期に引き込むことができる。
Description
【０００１】
【産業上の利用分野】この発明はＰＬＬ回路に関し、特
にたとえば液晶プロジェクタなどの民生用機器に用いら
れる、ＰＬＬ回路に関する。
にたとえば液晶プロジェクタなどの民生用機器に用いら
れる、ＰＬＬ回路に関する。
【０００２】
【従来の技術】図５に一般的なＰＬＬ回路１を示す。Ｐ
ＬＬ回路１は位相比較器（以下、単に「ＰＣ」という）
２を含む。ＰＣ２には、端子３からの基準信号ａと１／
Ｎカウンタ４からの比較信号ｂとが与えられる。ＰＣ２
では、基準信号ａと比較信号ｂとの位相を比較して、そ
の位相差の検波出力を適当な積分回路５を通して制御電
圧ｃとし、その制御電圧ｃによって電圧制御発振器（以
下、単に「ＶＣＯ」という）６を制御する。そして、Ｖ
ＣＯ６によって発振された出力信号ｄは、端子７から出
力されるとともに、１／Ｎカウンタ４によって１／Ｎに
分周されて、比較信号ｂとされる。ここで、ＶＣＯ６に
与えられる制御電圧ｃは、基準信号ａと比較信号ｂとの
位相差が小さくなる方向にＶＣＯ６を制御する。したが
って、出力信号ｄは常に基準信号ａに同期するようにな
る。
ＬＬ回路１は位相比較器（以下、単に「ＰＣ」という）
２を含む。ＰＣ２には、端子３からの基準信号ａと１／
Ｎカウンタ４からの比較信号ｂとが与えられる。ＰＣ２
では、基準信号ａと比較信号ｂとの位相を比較して、そ
の位相差の検波出力を適当な積分回路５を通して制御電
圧ｃとし、その制御電圧ｃによって電圧制御発振器（以
下、単に「ＶＣＯ」という）６を制御する。そして、Ｖ
ＣＯ６によって発振された出力信号ｄは、端子７から出
力されるとともに、１／Ｎカウンタ４によって１／Ｎに
分周されて、比較信号ｂとされる。ここで、ＶＣＯ６に
与えられる制御電圧ｃは、基準信号ａと比較信号ｂとの
位相差が小さくなる方向にＶＣＯ６を制御する。したが
って、出力信号ｄは常に基準信号ａに同期するようにな
る。
【０００３】このように構成されるＰＬＬ回路１におい
て、一般にＶＣＯ６の発振周波数−制御電圧特性（以下
単に、「Ｆ−Ｖ特性」という）が図６に示されるような
特性をもつ場合、ＶＣＯ６の制御電圧ｃの最適値は、制
御電圧ｃの変化範囲Ｘすなわちダイナミックレンジの中
心電位Ａとなり、このときのＶＣＯ６の発振周波数はｆ
0 となる。ＶＣＯ６の制御電圧ｃのダイナミックレンジ
が大きくなると、たとえば温度変化によってＶＣＯ６の
Ｆ−Ｖ特性が変化（たとえばＦ−Ｖ特性の傾きが変わっ
たり直線性が保てなくなる）しても、基準電圧ａと比較
信号ｂとの同期が外れにくい。また、制御電圧ｃのダイ
ナミックレンジが大きいとＶＣＯ６の発振周波数範囲を
大きくとれるため、１度同期が外れた場合でも早く基準
信号ａに引き込むことができ、ＰＬＬ回路１を安定さ
せ、ノイズによる同期ずれの影響を少なくすることがで
きる。
て、一般にＶＣＯ６の発振周波数−制御電圧特性（以下
単に、「Ｆ−Ｖ特性」という）が図６に示されるような
特性をもつ場合、ＶＣＯ６の制御電圧ｃの最適値は、制
御電圧ｃの変化範囲Ｘすなわちダイナミックレンジの中
心電位Ａとなり、このときのＶＣＯ６の発振周波数はｆ
0 となる。ＶＣＯ６の制御電圧ｃのダイナミックレンジ
が大きくなると、たとえば温度変化によってＶＣＯ６の
Ｆ−Ｖ特性が変化（たとえばＦ−Ｖ特性の傾きが変わっ
たり直線性が保てなくなる）しても、基準電圧ａと比較
信号ｂとの同期が外れにくい。また、制御電圧ｃのダイ
ナミックレンジが大きいとＶＣＯ６の発振周波数範囲を
大きくとれるため、１度同期が外れた場合でも早く基準
信号ａに引き込むことができ、ＰＬＬ回路１を安定さ
せ、ノイズによる同期ずれの影響を少なくすることがで
きる。
【０００４】
【発明が解決しようとする課題】しかし、図６に示すＦ
−Ｖ特性をもつＶＣＯ６において、基準信号ａの周波数
をｆ1 にしてＶＣＯ６からの出力信号ｄを同期させる場
合、ＶＣＯ６に入力される制御電圧ｃはＢ電位となる。
したがって、ダイナミックレンジすなわち制御電圧ｃの
変化範囲ＸのうちＢ電位より小さい範囲はＸ１に示すよ
うに狭くなるので、特に制御電圧ｃがＢ電位より小さい
場合には同期への引き込みが遅くなる。これは、基準信
号ａの周波数をｆ2 にしてＶＣＯ６の出力信号ｄを同期
させる場合にも同様であり、この場合の制御電圧ｃはＣ
電位となる。
−Ｖ特性をもつＶＣＯ６において、基準信号ａの周波数
をｆ1 にしてＶＣＯ６からの出力信号ｄを同期させる場
合、ＶＣＯ６に入力される制御電圧ｃはＢ電位となる。
したがって、ダイナミックレンジすなわち制御電圧ｃの
変化範囲ＸのうちＢ電位より小さい範囲はＸ１に示すよ
うに狭くなるので、特に制御電圧ｃがＢ電位より小さい
場合には同期への引き込みが遅くなる。これは、基準信
号ａの周波数をｆ2 にしてＶＣＯ６の出力信号ｄを同期
させる場合にも同様であり、この場合の制御電圧ｃはＣ
電位となる。
【０００５】したがって従来では、複数種類の基準信号
に同期するＰＬＬ回路を構成する場合には、どの基準信
号においてもＶＣＯ６の制御電圧ｃを最適値に調整する
ために、それぞれの基準信号に応じたＶＣＯ６を複数個
用意する必要があった。または、ＶＣＯ６の定数を基準
信号に応じて切り換えるために、ＶＣＯ６の定数を決定
する抵抗，インダクタおよびコンデンサを各基準信号に
対応させて複数個準備し、その中から基準信号に応じた
適当な素子を選択するといった手段などが必要であっ
た。
に同期するＰＬＬ回路を構成する場合には、どの基準信
号においてもＶＣＯ６の制御電圧ｃを最適値に調整する
ために、それぞれの基準信号に応じたＶＣＯ６を複数個
用意する必要があった。または、ＶＣＯ６の定数を基準
信号に応じて切り換えるために、ＶＣＯ６の定数を決定
する抵抗，インダクタおよびコンデンサを各基準信号に
対応させて複数個準備し、その中から基準信号に応じた
適当な素子を選択するといった手段などが必要であっ
た。
【０００６】しかし、これらの従来技術では、ＰＣ２に
入力されることが予定されている複数種類（周波数の異
なる）の基準信号については制御電圧ｃを最適値に保つ
ことができるが、それ以外の周波数の基準信号について
は、制御電圧ｃを最適値に保つことができず、上述のよ
うに同期への引き込みが遅くなるという問題点があっ
た。
入力されることが予定されている複数種類（周波数の異
なる）の基準信号については制御電圧ｃを最適値に保つ
ことができるが、それ以外の周波数の基準信号について
は、制御電圧ｃを最適値に保つことができず、上述のよ
うに同期への引き込みが遅くなるという問題点があっ
た。
【０００７】それゆえに、この発明の主たる目的は、同
期への引き込みを良好に行える、ＰＬＬ回路を提供する
ことである。
期への引き込みを良好に行える、ＰＬＬ回路を提供する
ことである。
【０００８】
【課題を解決するための手段】この発明は、入力される
制御電圧に応じた周波数の信号を発振する電圧制御発振
手段、電圧制御発振手段からの信号と基準信号とに基づ
いて制御電圧を出力する第１比較手段、制御電圧の最適
値と同電位の基準電圧を発生する基準電圧発生手段、制
御電圧と基準電圧とを比較する第２比較手段、および第
２比較手段での比較結果に応じて電圧制御発振手段の発
振周波数−制御電圧特性を変化させ、電圧制御発振手段
に入力される制御電圧を最適値に設定する特性変化手段
を備える、ＰＬＬ回路である。
制御電圧に応じた周波数の信号を発振する電圧制御発振
手段、電圧制御発振手段からの信号と基準信号とに基づ
いて制御電圧を出力する第１比較手段、制御電圧の最適
値と同電位の基準電圧を発生する基準電圧発生手段、制
御電圧と基準電圧とを比較する第２比較手段、および第
２比較手段での比較結果に応じて電圧制御発振手段の発
振周波数−制御電圧特性を変化させ、電圧制御発振手段
に入力される制御電圧を最適値に設定する特性変化手段
を備える、ＰＬＬ回路である。
【０００９】
【作用】位相比較器を含む第１比較手段は、たとえばＶ
ＣＯを含む電圧制御発振手段からの出力信号と基準信号
とに基づいて制御電圧を出力する。この制御電圧と基準
電圧発生手段からの基準電圧とが第２比較手段で比較さ
れる。特性変化手段は、第２比較手段での比較結果に応
じて電圧制御発振手段のＦ−Ｖ特性を変化させ、電圧制
御発振手段に与えられる制御電圧を最適値に設定する。
この処理は、電圧制御発振手段のダイナミックレンジに
対応する範囲の周波数を有する基準信号について行われ
る。したがって、所定範囲内の周波数を有する基準信号
について制御電圧を最適値に設定できる。
ＣＯを含む電圧制御発振手段からの出力信号と基準信号
とに基づいて制御電圧を出力する。この制御電圧と基準
電圧発生手段からの基準電圧とが第２比較手段で比較さ
れる。特性変化手段は、第２比較手段での比較結果に応
じて電圧制御発振手段のＦ−Ｖ特性を変化させ、電圧制
御発振手段に与えられる制御電圧を最適値に設定する。
この処理は、電圧制御発振手段のダイナミックレンジに
対応する範囲の周波数を有する基準信号について行われ
る。したがって、所定範囲内の周波数を有する基準信号
について制御電圧を最適値に設定できる。
【００１０】
【発明の効果】この発明によれば、従来とは異なり、所
定範囲内であれば任意の周波数の基準信号について制御
電圧を最適値に設定できるので、回路構成をさほど複雑
にすることなく、より広範囲の周波数を有する基準信号
について良好に同期に引き込むことができるＰＬＬ回路
を得ることができる。
定範囲内であれば任意の周波数の基準信号について制御
電圧を最適値に設定できるので、回路構成をさほど複雑
にすることなく、より広範囲の周波数を有する基準信号
について良好に同期に引き込むことができるＰＬＬ回路
を得ることができる。
【００１１】この発明の上述の目的，その他の目的，特
徴および利点は、図面を参照して行う以下の実施例の詳
細な説明から一層明らかとなろう。
徴および利点は、図面を参照して行う以下の実施例の詳
細な説明から一層明らかとなろう。
【００１２】
【実施例】図１を参照して、この実施例のＰＬＬ回路１
０はＰＣ１２を含む。ＰＣ１２には、端子１４からの基
準信号ａと１／Ｎカウンタ１６からの比較信号ｂとが入
力される。ＰＣ１２では、基準信号ａと比較信号ｂとの
位相を比較して、その位相差に応じた信号を出力する。
この出力信号は、積分回路１８を通って、ＶＣＯ２０の
制御電圧ｃとしてＶＣＯ２０に与えられる。ＶＣＯ２０
では、入力された制御電圧ｃに応じた周波数の出力信号
ｄを端子２１から出力するとともに、１／Ｎカウンタ１
６に出力する。１／Ｎカウンタ１６は、出力信号ｄを１
／Ｎに分周して、比較信号ｂを生成する。
０はＰＣ１２を含む。ＰＣ１２には、端子１４からの基
準信号ａと１／Ｎカウンタ１６からの比較信号ｂとが入
力される。ＰＣ１２では、基準信号ａと比較信号ｂとの
位相を比較して、その位相差に応じた信号を出力する。
この出力信号は、積分回路１８を通って、ＶＣＯ２０の
制御電圧ｃとしてＶＣＯ２０に与えられる。ＶＣＯ２０
では、入力された制御電圧ｃに応じた周波数の出力信号
ｄを端子２１から出力するとともに、１／Ｎカウンタ１
６に出力する。１／Ｎカウンタ１６は、出力信号ｄを１
／Ｎに分周して、比較信号ｂを生成する。
【００１３】ここでＶＣＯ２０は、たとえば以下のよう
に構成される。ＶＣＯ２０は、インバータ２２，抵抗２
４，インダクタ２６およびコンデンサ２８を含み、これ
らの素子によって帰還をかけており、出力信号ｄを発振
する。そして、可変容量ダイオード３０のダイオードに
印加される制御電圧ｃを変化させることによって、ＶＣ
Ｏ２０の発振周波数が制御される。すなわち、可変容量
ダイオード３０に印加される制御電圧ｃによって可変容
量ダイオード３０の容量が変わり、その容量に応じてＶ
ＣＯ２０の帰還定数が変化して、ＶＣＯ２０の発振周波
数が変わる。制御電圧ｃは、基準信号ａと比較信号ｄと
の位相差が小さくなるようにＶＣＯ２０の発振周波数を
制御する。これによって、出力信号ｄを、常に基準信号
ａに同期させることができる。また、印加された制御電
圧ｃの直流成分をコンデンサ３２によってカットして後
続の素子を保護し、可変容量ダイオード３０の容量だけ
では足りない容量分をコンデンサ３４によって補う。
に構成される。ＶＣＯ２０は、インバータ２２，抵抗２
４，インダクタ２６およびコンデンサ２８を含み、これ
らの素子によって帰還をかけており、出力信号ｄを発振
する。そして、可変容量ダイオード３０のダイオードに
印加される制御電圧ｃを変化させることによって、ＶＣ
Ｏ２０の発振周波数が制御される。すなわち、可変容量
ダイオード３０に印加される制御電圧ｃによって可変容
量ダイオード３０の容量が変わり、その容量に応じてＶ
ＣＯ２０の帰還定数が変化して、ＶＣＯ２０の発振周波
数が変わる。制御電圧ｃは、基準信号ａと比較信号ｄと
の位相差が小さくなるようにＶＣＯ２０の発振周波数を
制御する。これによって、出力信号ｄを、常に基準信号
ａに同期させることができる。また、印加された制御電
圧ｃの直流成分をコンデンサ３２によってカットして後
続の素子を保護し、可変容量ダイオード３０の容量だけ
では足りない容量分をコンデンサ３４によって補う。
【００１４】ここで、積分回路１８からの制御電圧ｃ
は、抵抗３６を介してたとえばコンパレータを含む比較
器３８に与えられる。そして、比較器３８では、制御電
圧ｃと基準電圧発生回路４０からの基準電圧ｅとが比較
される。基準電圧発生回路４０は、たとえば直流可変電
源を含み、基準電圧ｅはＶＣＯ２０への制御電圧ｃの最
適値と同電位の電圧である。ここで、制御電圧ｃの最適
値とは、ＶＣＯ２０の制御電圧ｃのダイナミックレンジ
（制御電圧ｃの変化範囲）の中心電位をいう。図２では
最適値はＡとして表される。
は、抵抗３６を介してたとえばコンパレータを含む比較
器３８に与えられる。そして、比較器３８では、制御電
圧ｃと基準電圧発生回路４０からの基準電圧ｅとが比較
される。基準電圧発生回路４０は、たとえば直流可変電
源を含み、基準電圧ｅはＶＣＯ２０への制御電圧ｃの最
適値と同電位の電圧である。ここで、制御電圧ｃの最適
値とは、ＶＣＯ２０の制御電圧ｃのダイナミックレンジ
（制御電圧ｃの変化範囲）の中心電位をいう。図２では
最適値はＡとして表される。
【００１５】比較器３８は、制御電圧ｃが基準電圧ｅよ
り大きいときにはハイレベルの比較信号を、制御電圧ｃ
が基準電圧ｅより小さいときにはローレベルの比較信号
を、制御電圧ｃと基準電圧ｅとが等しいときには安定的
に発振した比較信号をそれぞれ積分回路４２に与える。
積分回路４２は、与えられた比較信号から直流成分を取
り出し、それを制御電圧ｆとして、ＶＣＯ２０とアース
間に直列接続されるコンデンサ４４と可変容量ダイオー
ド４６との間に与える。すなわち、制御電圧ｆは、ＶＣ
Ｏ２０のＦ−Ｖ特性を制御する可変容量ダイオード４６
の制御電圧として与えられる。この制御電圧ｆによって
ＶＣＯ２０のＦ−Ｖ特性を制御し、制御電圧ｃと基準電
圧ｅとの電位差を小さくしていき、最終的に制御電圧ｃ
と基準電圧ｅとの電位差をなくす。すなわち、制御電圧
ｃを基準電圧ｅに等しくする。このようにして、ＶＣＯ
２０の制御電圧ｃが常に最適値になるように制御され
る。
り大きいときにはハイレベルの比較信号を、制御電圧ｃ
が基準電圧ｅより小さいときにはローレベルの比較信号
を、制御電圧ｃと基準電圧ｅとが等しいときには安定的
に発振した比較信号をそれぞれ積分回路４２に与える。
積分回路４２は、与えられた比較信号から直流成分を取
り出し、それを制御電圧ｆとして、ＶＣＯ２０とアース
間に直列接続されるコンデンサ４４と可変容量ダイオー
ド４６との間に与える。すなわち、制御電圧ｆは、ＶＣ
Ｏ２０のＦ−Ｖ特性を制御する可変容量ダイオード４６
の制御電圧として与えられる。この制御電圧ｆによって
ＶＣＯ２０のＦ−Ｖ特性を制御し、制御電圧ｃと基準電
圧ｅとの電位差を小さくしていき、最終的に制御電圧ｃ
と基準電圧ｅとの電位差をなくす。すなわち、制御電圧
ｃを基準電圧ｅに等しくする。このようにして、ＶＣＯ
２０の制御電圧ｃが常に最適値になるように制御され
る。
【００１６】このように構成されるＰＬＬ回路１０の動
作を説明する。いま、ＰＬＬ回路１０のＦ−Ｖ特性が図
２に示す線Ｌの状態とする。すると、ＶＣＯ２０への制
御電圧ｃの最適値はＡであり、そのときの出力信号ｄの
発振周波数はｆ0 となる。このとき、図３（Ａ）に示す
ように、端子１４から与えられる基準信号ａの周波数が
ｆ0 の状態から、それよりも低いｆ1 になった場合に
は、当初、積分回路１８からの制御電圧ｃは図３（Ｂ）
の期間に示すようになる。図３（Ｂ）からわかるよう
に、制御電圧ｃは最適値Ａと同電位である基準電圧ｅよ
り小さいため、比較器３８からはローレベルの比較信号
が出力され、その結果積分回路４２からは図３（Ｃ）に
示すような制御電圧ｆが出力される。この制御電圧ｆは
可変容量ダイオード４６に与えられ、それに応じてＶＣ
Ｏ２０のＦ−Ｖ特性が制御され、Ｆ−Ｖ特性は線Ｌから
１点鎖線Ｍへと向かう。そして、図３（Ｂ）の期間に
示すように、時間の経過とともに制御電圧ｃと基準電圧
ｅとの電位差が縮まっていき、それとともに制御電圧ｆ
は減少していく。そして、図３（Ｂ）の期間に示すよ
うに遂に制御電圧ｃと基準信号ｅとが等しくなると、比
較器３８は安定的に発振し、制御電圧ｆは安定する。そ
のときＶＣＯ２０のＦ−Ｖ特性は１点鎖線Ｍに示す状態
になる。
作を説明する。いま、ＰＬＬ回路１０のＦ−Ｖ特性が図
２に示す線Ｌの状態とする。すると、ＶＣＯ２０への制
御電圧ｃの最適値はＡであり、そのときの出力信号ｄの
発振周波数はｆ0 となる。このとき、図３（Ａ）に示す
ように、端子１４から与えられる基準信号ａの周波数が
ｆ0 の状態から、それよりも低いｆ1 になった場合に
は、当初、積分回路１８からの制御電圧ｃは図３（Ｂ）
の期間に示すようになる。図３（Ｂ）からわかるよう
に、制御電圧ｃは最適値Ａと同電位である基準電圧ｅよ
り小さいため、比較器３８からはローレベルの比較信号
が出力され、その結果積分回路４２からは図３（Ｃ）に
示すような制御電圧ｆが出力される。この制御電圧ｆは
可変容量ダイオード４６に与えられ、それに応じてＶＣ
Ｏ２０のＦ−Ｖ特性が制御され、Ｆ−Ｖ特性は線Ｌから
１点鎖線Ｍへと向かう。そして、図３（Ｂ）の期間に
示すように、時間の経過とともに制御電圧ｃと基準電圧
ｅとの電位差が縮まっていき、それとともに制御電圧ｆ
は減少していく。そして、図３（Ｂ）の期間に示すよ
うに遂に制御電圧ｃと基準信号ｅとが等しくなると、比
較器３８は安定的に発振し、制御電圧ｆは安定する。そ
のときＶＣＯ２０のＦ−Ｖ特性は１点鎖線Ｍに示す状態
になる。
【００１７】すなわち、基準信号ａの周波数がｆ0 から
それより小さいｆ1 に変化しても、ＶＣＯ２０のＦ−Ｖ
特性が１点鎖線Ｍになるように制御されるので、積分回
路１８から出力される制御電圧ｃは最終的に最適値Ａの
値を保つ。一方、図４（Ａ）に示すように、端子１４か
ら与えられる基準信号ａの周波数がｆ0 の状態から、そ
れよりも高いｆ2 になった場合には、当初、制御電圧ｃ
は図４（Ｂ）の期間に示すように基準電圧ｅよりも大
きい値となる。すると、比較器３８からはハイレベルの
比較信号が出力され、その結果積分回路４２からは図４
（Ｃ）に示すような制御電圧ｆを出力する。すると、Ｖ
ＣＯ２０のＦ−Ｖ特性は線Ｌから２点鎖線Ｎへと向かう
ように制御される。そして、図４（Ｂ）の期間に示す
ように、時間の経過とともに制御電圧ｃが減少し基準電
圧ｅとの差が縮まってくると、制御電圧ｆは増加する。
そして、図４（Ｂ）の期間に示すように制御電圧ｃと
基準電圧ｅとが等しくなると、比較器３８は安定的に発
振し、制御電圧ｆは安定する。このとき、ＶＣＯ２０の
Ｆ−Ｖ特性は２点鎖線Ｎに示す状態になる。
それより小さいｆ1 に変化しても、ＶＣＯ２０のＦ−Ｖ
特性が１点鎖線Ｍになるように制御されるので、積分回
路１８から出力される制御電圧ｃは最終的に最適値Ａの
値を保つ。一方、図４（Ａ）に示すように、端子１４か
ら与えられる基準信号ａの周波数がｆ0 の状態から、そ
れよりも高いｆ2 になった場合には、当初、制御電圧ｃ
は図４（Ｂ）の期間に示すように基準電圧ｅよりも大
きい値となる。すると、比較器３８からはハイレベルの
比較信号が出力され、その結果積分回路４２からは図４
（Ｃ）に示すような制御電圧ｆを出力する。すると、Ｖ
ＣＯ２０のＦ−Ｖ特性は線Ｌから２点鎖線Ｎへと向かう
ように制御される。そして、図４（Ｂ）の期間に示す
ように、時間の経過とともに制御電圧ｃが減少し基準電
圧ｅとの差が縮まってくると、制御電圧ｆは増加する。
そして、図４（Ｂ）の期間に示すように制御電圧ｃと
基準電圧ｅとが等しくなると、比較器３８は安定的に発
振し、制御電圧ｆは安定する。このとき、ＶＣＯ２０の
Ｆ−Ｖ特性は２点鎖線Ｎに示す状態になる。
【００１８】すなわち、端子１４から与えられる基準信
号ａの周波数がｆ0 からそれより大きいｆ2 に変化して
も、ＶＣＯ２０のＦ−Ｖ特性が２点鎖線Ｃになるように
制御されることによって、制御電圧ｃは最終的に最適値
Ａの値を保つ。この実施例によれば、可変インダクタン
スや可変コンデンサなどを用いて、ＶＣＯ２０に与えら
れる制御電圧ｃが最適値Ａになるように調整する必要が
ない。また、ＰＣ１２に与えられる基準信号ａがＶＣＯ
２０のダイナミックレンジに対応する発振周波数の範囲
内に収まる限りにおいて、ＶＣＯ２０の制御電圧ｃを常
に最適値Ａに制御することができるので、１つのＶＣＯ
２０だけで安定したＰＬＬ回路１０を構成することがで
きる。
号ａの周波数がｆ0 からそれより大きいｆ2 に変化して
も、ＶＣＯ２０のＦ−Ｖ特性が２点鎖線Ｃになるように
制御されることによって、制御電圧ｃは最終的に最適値
Ａの値を保つ。この実施例によれば、可変インダクタン
スや可変コンデンサなどを用いて、ＶＣＯ２０に与えら
れる制御電圧ｃが最適値Ａになるように調整する必要が
ない。また、ＰＣ１２に与えられる基準信号ａがＶＣＯ
２０のダイナミックレンジに対応する発振周波数の範囲
内に収まる限りにおいて、ＶＣＯ２０の制御電圧ｃを常
に最適値Ａに制御することができるので、１つのＶＣＯ
２０だけで安定したＰＬＬ回路１０を構成することがで
きる。
【図面の簡単な説明】
【図１】この発明の一実施例を示すブロック図である。
【図２】図１実施例のＶＣＯのＦ−Ｖ特性を示すグラフ
である。
である。
【図３】（Ａ）は基準信号ａの周波数がｆ0 からそれよ
り低いｆ1 になった場合を示す図解図であり、（Ｂ）は
そのときの制御電圧ｃと基準電圧ｅとの関係を示すグラ
フであり、（Ｃ）はそのときの制御電圧ｆを示すグラフ
である。
り低いｆ1 になった場合を示す図解図であり、（Ｂ）は
そのときの制御電圧ｃと基準電圧ｅとの関係を示すグラ
フであり、（Ｃ）はそのときの制御電圧ｆを示すグラフ
である。
【図４】（Ａ）は基準信号ａの周波数がｆ0 からそれよ
り高いｆ2 になった状態を示す図解図であり、（Ｂ）は
そのときの制御電圧ｃと基準電圧ｅとの関係を示すグラ
フであり、（Ｃ）はそのときの制御電圧ｆを示すグラフ
である。
り高いｆ2 になった状態を示す図解図であり、（Ｂ）は
そのときの制御電圧ｃと基準電圧ｅとの関係を示すグラ
フであり、（Ｃ）はそのときの制御電圧ｆを示すグラフ
である。
【図５】従来技術を示すブロック図である。
【図６】従来技術を説明するためのＶＣＯのＦ−Ｖ特性
を示すグラフである。
を示すグラフである。
１０ …ＰＬＬ回路 １２ …位相比較器 １６ …１／Ｎカウンタ １８，４２ …積分回路 ２０ …ＶＣＯ ２８，３２，３４，４４ …コンデンサ ３０，４６ …可変容量ダイオード ３８ …比較器 ４０ …基準信号発生回路
Claims (1)
- 【請求項１】入力される制御電圧に応じた周波数の信号
を発振する電圧制御発振手段、 前記電圧制御発振手段からの信号と基準信号とに基づい
て前記制御電圧を出力する第１比較手段、 前記制御電圧の最適値と同電位の基準電圧を発生する基
準電圧発生手段、 前記制御電圧と前記基準電圧とを比較する第２比較手
段、および前記第２比較手段での比較結果に応じて前記
電圧制御発振手段の発振周波数−制御電圧特性を変化さ
せ、前記電圧制御発振手段に入力される前記制御電圧を
最適値に設定する特性変化手段を備える、ＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5291873A JPH07147538A (ja) | 1993-11-22 | 1993-11-22 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5291873A JPH07147538A (ja) | 1993-11-22 | 1993-11-22 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07147538A true JPH07147538A (ja) | 1995-06-06 |
Family
ID=17774546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5291873A Withdrawn JPH07147538A (ja) | 1993-11-22 | 1993-11-22 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07147538A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010273320A (ja) * | 2009-04-23 | 2010-12-02 | Renesas Electronics Corp | Ｐｌｌ回路 |
| CN103368563A (zh) * | 2012-03-30 | 2013-10-23 | 安凯(广州)微电子技术有限公司 | 一种锁相环频率调谐装置及方法 |
-
1993
- 1993-11-22 JP JP5291873A patent/JPH07147538A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010273320A (ja) * | 2009-04-23 | 2010-12-02 | Renesas Electronics Corp | Ｐｌｌ回路 |
| CN103368563A (zh) * | 2012-03-30 | 2013-10-23 | 安凯(广州)微电子技术有限公司 | 一种锁相环频率调谐装置及方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| GB2293066A (en) | VCO circuit and PLL circuit thereof | |
| US6150887A (en) | PLL Circuit in which output oscillation signal frequency can be controlled based on bias signal | |
| KR950026124A (ko) | 단축된 로크 시간을 갖는 피엘엘(pll) 회로 | |
| KR100235075B1 (ko) | 초저이득 전압 제어 발진기 | |
| US6137368A (en) | Frequency synthesizer with constant loop characteristics | |
| US20070013453A1 (en) | Circuits and methods for a ring oscillator with adjustable delay and/or resonator tank stage | |
| JPH07147538A (ja) | Ｐｌｌ回路 | |
| US6512403B2 (en) | Phase-locked loop for reducing frequency lock time | |
| JPH10209859A (ja) | Ｐｌｌ回路 | |
| JP3712141B2 (ja) | 位相同期ループ装置 | |
| JP3411120B2 (ja) | Ｐｌｌ回路 | |
| JP3010961B2 (ja) | Ｐｌｌ回路 | |
| US20060197609A1 (en) | Voltage-controlled oscillator with gain proportional to operating frequency | |
| JP2001230670A (ja) | Ｐｌｌ発振回路 | |
| JP2870466B2 (ja) | 位相同期回路 | |
| JP2000010652A (ja) | 周波数シンセサイザー | |
| US5021752A (en) | Voltage controlled oscillator (VCO) | |
| KR19990030658A (ko) | 고속 위상 동기 루프 및 그의 로킹 방법 | |
| JPH0787368B2 (ja) | 外部制御型原子発振器 | |
| JPH05110432A (ja) | Ｐｌｌ周波数シンセサイザ | |
| KR100738334B1 (ko) | 가변 밴드폭을 출력시키기 위한 루프 필터 및 그를 이용한위상 동기 루프 주파수 합성기 | |
| JPH0786931A (ja) | 周波数シンセサイザ | |
| JPS62290214A (ja) | 位相同期発振器 | |
| JPS6113818A (ja) | 位相同期型発振器 | |
| JPH06140837A (ja) | 電圧制御発振器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010130 |