CN105720974A - 一种振荡器电路、锁相环电路及设备 - Google Patents
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 15
- 239000004065 semiconductor Substances 0.000 claims description 163
- 238000001914 filtration Methods 0.000 claims description 17
- 230000005611 electricity Effects 0.000 claims description 10
- 230000009466 transformation Effects 0.000 claims description 7
- 238000005516 engineering process Methods 0.000 abstract description 5
- 230000005764 inhibitory process Effects 0.000 abstract description 3
- 230000008859 change Effects 0.000 description 7
- 238000013461 design Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000012546 transfer Methods 0.000 description 3
- 230000009286 beneficial effect Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 230000007480 spreading Effects 0.000 description 2
- 235000006508 Nelumbo nucifera Nutrition 0.000 description 1
- 240000002853 Nelumbo nucifera Species 0.000 description 1
- 235000006510 Nelumbo pentapetala Nutrition 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
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Abstract
本发明提供了一种振荡器电路、锁相环电路及设备；该振荡器电路包括：依次连接的电压?电流转换电路、电流求和电路以及电流振荡器，电压?电流转换电路采用模拟线性化转换方式将输入电压转换为电流，输出至电流求和电路，电流求和电路根据输入电流生成高与低双增益路径的控制电流，输出至电流振荡器。通过本发明的实施，电压?电流转换电路采用模拟线性化技术，产生更线性化的转换电流进入电流振荡器，改善具有高低双增益架构的VCO的电压转换成电流的线性度，扩大VCO电压控制有效输入范围，也改善VCO在控制线上对地干扰的共模抑制能力；同时避免在VCO内部产生低极点，解决了现有需要在VCO电路内部引入低极点的问题。
Description
技术领域
本发明涉及数字时钟领域，尤其涉及一种振荡器电路、锁相环电路及设备。
背景技术
在数字系统以及高速串行通讯等领域，作为时钟生成的核心电路PLL(phaselocked loop，锁相环)是非常重要的一个电路，锁相环产生的时钟用于数据同步，并行数据串化以及串行数据并化等方面；同时由于高速串行通讯协议标准越来越多，且支持的数据率越来越高，对PLL的设计挑战，不仅体现在很宽的频率输出范围，而且对时钟的时域抖动(jitter)有极低要求。
就用于时钟的锁相环而言，对噪声最敏感的模块就是振荡器(oscillator)，通常是VCO(voltage control oscillator，电压控制振荡器)或者ICO(currentcontrol oscillator，电流控制振荡器)；对VCO而言，其输出频率必须在一个有限的输入电压范围内，能输出较宽的时钟频率，这就意味着高的VCO增益(Kvco)控制。一个大的VCO增益控制，可能造成很多不利影响：其一，如果PLL中VCO的控制增益很高，导致较大的锁相环环路带宽，为了保证一个恒定的环路带宽，同时兼容考虑稳定性要求，必然导致一个较小的CP(charge pump，电荷泵)输出电流或者较大的环路滤波器电容；较小的输出电荷泵电流，会大大恶化其输出信噪比；其二，然后经过高的VCO增益，导致在VCO输出更多的jitter。
为了克服以上缺陷，现有技术提出了双控制环路的PLL架构，如US8143957B2，这些应用方案中，不仅具有高VCO增益控制路径，而且有低VCO增益控制路径；高的VCO增益控制路径，在有限的输入电压范围内完成宽的频率输出范围，选择出宽的VCO输出频率，同时在高VCO增益路径上形成一个低的极点，通过窄的带宽来滤除控制线噪声对高VCO增益所贡献的jitter输出。对于低VCO增益控制路径，该链路形成的PLL环路带宽较宽，VCO瞬态控制电压由低增益控制路径完成，同时该PLL环路整体稳定性以及带宽由低增益路径决定，因此，低VCO增益控制的引入，可以适当增加电荷泵的电流输入大小，增加信噪比，以及降低环路滤波器的电容面积，在这两方面有益处。
但是，在专利US8143957B2提供的方案中，高低VCO增益控制纯粹在VCO模块里实现，其中VCO有两个部分组成：其一，电压到电流的转换模块；其二，电流控制振荡器(ICO)，该的缺点就是在VCO电路内部引入低极点，对这个低极点的处理必须非常谨慎，否则可能导致PLL环路稳定性问题，从PLL环路整体设计与建模的角度，也非常不便，此外，该VCO电路里的电压到电流转换的线性度比较差，既不利于改善VCO增益控制范围，也不利于改善对地的共模噪声抑制能力。
因此，如何提供一种可以解决现有VCO中电压到电流转换线性度比较差这一问题的VCO，是本领域技术人员亟待解决的技术问题。
发明内容
本发明提供了一种振荡器电路、锁相环电路及设备，以解决现有VCO中电压到电流转换线性度比较差的问题。
本发明提供了一种振荡器电路，其包括：依次连接的电压-电流转换电路、电流求和电路以及电流振荡器，电压-电流转换电路采用模拟线性化转换方式将输入电压转换为电流，输出至电流求和电路，电流求和电路根据输入电流生成高与低双增益路径的控制电流，输出至电流振荡器。
进一步的，电流求和电路通过并联且成比例的尺寸实现比例化的线性转换输入电流，生成高与低双增益路径的控制电流。
进一步的，电压-电流转换电路包括高增益电流转换电路及低增益电流转换电路；
高增益电流转换电路包括连接依次连接的第一MOS管、第二MOS管、第一电阻及第一运放，第一MOS管的源极接电源，第一MOS管的漏极连接第二MOS管的漏极，第二MOS管的源极连接第一电阻的一端，第一电阻的另一端接地，第一运放一输入端连接环路滤波器的高滤波极点输出电压，另一输入端连接第二MOS管的源极，第一运放的输出端连接第二MOS管的栅极，第一MOS管的栅极连接电流求和电路；
低增益电流转换电路包括连接依次连接的第三MOS管、第四MOS管、第二电阻及第二运放，第三MOS管的源极接电源，第三MOS管的漏极连接第四MOS管的漏极，第四MOS管的源极连接第二电阻的一端，第二电阻的另一端接地，第二运放一输入端连接环路滤波器的低滤波极点输出电压，另一输入端连接第四MOS管的源极，第二运放的输出端连接第四MOS管的栅极，第三MOS管的栅极连接电流求和电路。
进一步的，第三MOS管的尺寸参数为第一MOS管的尺寸参数n倍，第四MOS管的尺寸参数为第二MOS管的尺寸参数n倍，第一电阻的电阻值为第二电阻的电阻值n倍，n为大于1的整数。
进一步的，电流求和电路包括并列的第一支路及第二支路；
第一支路包括连接依次连接的第五MOS管、第六MOS管，第五MOS管的源极接电源，第五MOS管的漏极连接第六MOS管的漏极，第五MOS管的栅极连接第一MOS管的栅极，第六MOS管的栅极接电源，第六MOS管的源极连接电流振荡器；
第二支路包括连接依次连接的第七MOS管、第八MOS管，第七MOS管的源极接电源，第七MOS管的漏极连接第八MOS管的漏极，第七MOS管的栅极连接第三MOS管的栅极，第八MOS管的栅极接电源，第八MOS管的源极连接电流振荡器。
进一步的，第五MOS管的尺寸参数为第七MOS管的尺寸参数n倍，第五MOS管的尺寸参数与第一MOS管的尺寸参数相同，n为大于1的整数。
本发明提供了一种锁相环电路，其包括鉴相器、电荷泵、环路滤波器、反馈分频器、以及本发明提供的压控振荡器，压控振荡器及环路滤波器分别与电荷泵相连接，反馈分频器分别与压控振荡器的输出端以及与鉴相器的输入端相连接，电荷泵与鉴相器相连接。
进一步的，环路滤波器包括：高极点产生电路及低极点产生电路，分别与压控振荡器内的电压-电流转换电路连接；高极点产生电路使用高滤波极点生成高环路带宽，低极点产生电路使用低滤波极点生成低环路带宽。
进一步的，低极点产生电路包括一阶RC低通滤波电路。
本发明提供了一种设备，包括时钟生成电路，时钟生成电路包括本发明提供的锁相环电路，使用锁相环电路生成时钟。
本发明的有益效果：
本发明提供了一种新的振荡器电路，包括依次连接的电压-电流转换电路、电流求和电路以及电流振荡器，电压-电流转换电路采用模拟线性化转换方式将输入电压转换为电流，输出至电流求和电路，电流求和电路根据输入电流生成高与低双增益路径的控制电流，输出至电流振荡器；对于电压到电流的线性化转换电路，采用模拟线性化技术，可以扩展电压到电流线性化转换时的输入范围，产生更线性化的转换电流进入电流振荡器，改善具有高低VCO增益架构的VCO电路里的电压转换成电流的线性度，扩大VCO电压控制有效输入范围，也改善VCO在控制线上对地干扰的共模抑制能力。进一步的，通过并联且成比例的尺寸实现比例化的线性转换输入电流，实现高与低双增益控制，电路简单。进一步的，环路滤波器包括高极点产生电路及低极点产生电路，使得高增益路径上的低极点在VCO之前通过一阶RC滤波实现，避免在VCO电路内部产生过低极点，解决了现有需要在VCO电路内部引入低极点存在的PLL环路稳定性差、及整体设计与建模的角度不便的问题。
附图说明
图1为本发明第一实施例提供的振荡器电路的结构示意图；
图2为本发明第二实施例提供的锁相环的结构示意图；
图3为本发明第三实施例提供的锁相环的电路示意图；
图4为本发明第三实施例中的压控振荡器的电路示意图；
图5为本发明第三实施例中电压-电流电路转换曲线与现有电压-电流电路转换曲线的对比图。
具体实施方式
现通过具体实施方式结合附图的方式对本发明做出进一步的诠释说明。
第一实施例：
图1为本发明第一实施例提供的振荡器电路的结构示意图，由图1可知，在本实施例中，本发明提供的振荡器电路1包括：依次连接的电压-电流转换电路11、电流求和电路12以及电流振荡器13，电压-电流转换电路11采用模拟线性化转换方式将输入电压转换为电流，输出至电流求和电路12，电流求和电路12根据输入电流生成高与低双增益路径的控制电流，输出至电流振荡器13。
在一些实施例中，上述实施例中的电流求和电路12通过并联且成比例的尺寸实现比例化的线性转换输入电流，生成高与低双增益路径的控制电流。
在一些实施例中，上述实施例中的电压-电流转换电路11包括高增益电流转换电路及低增益电流转换电路；
高增益电流转换电路包括连接依次连接的第一MOS管、第二MOS管、第一电阻及第一运放，第一MOS管的源极接电源，第一MOS管的漏极连接第二MOS管的漏极，第二MOS管的源极连接第一电阻的一端，第一电阻的另一端接地，第一运放一输入端连接环路滤波器的高滤波极点输出电压，另一输入端连接第二MOS管的源极，第一运放的输出端连接第二MOS管的栅极，第一MOS管的栅极连接电流求和电路；
低增益电流转换电路包括连接依次连接的第三MOS管、第四MOS管、第二电阻及第二运放，第三MOS管的源极接电源，第三MOS管的漏极连接第四MOS管的漏极，第四MOS管的源极连接第二电阻的一端，第二电阻的另一端接地，第二运放一输入端连接环路滤波器的低滤波极点输出电压，另一输入端连接第四MOS管的源极，第二运放的输出端连接第四MOS管的栅极，第三MOS管的栅极连接电流求和电路。
在一些实施例中，上述实施例中的第三MOS管的尺寸参数为第一MOS管的尺寸参数n倍，第四MOS管的尺寸参数为第二MOS管的尺寸参数n倍，第一电阻的电阻值为第二电阻的电阻值n倍，n为大于1的整数。
在一些实施例中，上述实施例中的电流求和电路12包括并列的第一支路及第二支路；
第一支路包括连接依次连接的第五MOS管、第六MOS管，第五MOS管的源极接电源，第五MOS管的漏极连接第六MOS管的漏极，第五MOS管的栅极连接第一MOS管的栅极，第六MOS管的栅极接电源，第六MOS管的源极连接电流振荡器；
第二支路包括连接依次连接的第七MOS管、第八MOS管，第七MOS管的源极接电源，第七MOS管的漏极连接第八MOS管的漏极，第七MOS管的栅极连接第三MOS管的栅极，第八MOS管的栅极接电源，第八MOS管的源极连接电流振荡器。
在一些实施例中，上述实施例中的第五MOS管的尺寸参数为第七MOS管的尺寸参数n倍，第五MOS管的尺寸参数与第一MOS管的尺寸参数相同，n为大于1的整数。
第二实施例：
图2为本发明第二实施例提供的锁相环电路的结构示意图，由图2可知，在本实施例中，本发明提供的锁相环电路2，其包括鉴相器21、电荷泵22、环路滤波器23、反馈分频器24、以及本发明提供的压控振荡器1，压控振荡器1及环路滤波器23分别与电荷泵22相连接，反馈分频器24分别与压控振荡器1的输出端以及与鉴相器21的输入端相连接，电荷泵22与鉴相器21相连接。
在一些实施例中，上述实施例中的环路滤波器23包括：高极点产生电路及低极点产生电路，分别与压控振荡器内的电压-电流转换电路连接；高极点产生电路使用高滤波极点生成高环路带宽，低极点产生电路使用低滤波极点生成低环路带宽；避免在VCO电路内部产生过低极点，解决了现有需要在VCO电路内部引入低极点存在的PLL环路稳定性差、及整体设计与建模的角度不便的问题。
在一些实施例中，上述实施例中的低极点产生电路包括一阶RC低通滤波电路。
本发明提供了一种设备，包括时钟生成电路，时钟生成电路包括本发明提供的锁相环电路2，使用锁相环电路2生成时钟。
现结合具体应用场景对本发明做进一步的诠释说明。
第三实施例：
如图3所示，本实施例提供的高与低双增益控制路径的锁相环电路包含：鉴相器(PFD)，电荷泵(charge pump)，环路滤波器(loop filter)，压控振荡器(VCO)，反馈分频器(1/M)。
其中，环路滤波器采用常规的2阶filter之后，继续采用一阶段RC低通滤波，形成低环路带宽，然后与VCO高增益路径相连。
在VCO电路中的电压到电流的转换电路中，采用图4所示电路方案，在电阻上线性化产生转换电流。
本实施例提供的电压-电流转换电路包括高增益电流转换电路及低增益电流转换电路，电流求和电路包括并列的第一支路及第二支路，如图4所示：
高增益电流转换电路包括连接依次连接的第一MOS管M1、第二MOS管M2、第一电阻R1及第一运放P1，第一MOS管M1的源极接电源ADVV，第一MOS管M1的漏极连接第二MOS管M2的漏极，第二MOS管M2的源极连接第一电阻R1的一端，第一电阻R1的另一端接地，第一运放P1一输入端连接环路滤波器的高滤波极点输出电压V1，另一输入端连接第二MOS管M2的源极，第一运放P1的输出端连接第二MOS管M2的栅极，第一MOS管M1的栅极连接电流求和电路；
低增益电流转换电路包括连接依次连接的第三MOS管M3、第四MOS管M4、第二电阻R2及第二运放P2，第三MOS管M3的源极接电源，第三MOS管M3的漏极连接第四MOS管M4的漏极，第四MOS管M4的源极连接第二电阻R2的一端，第二电阻R2的另一端接地，第二运放P2一输入端连接环路滤波器的低滤波极点输出电压V2，另一输入端连接第四MOS管M4的源极，第二运放P2的输出端连接第四MOS管M4的栅极，第三MOS管M3的栅极连接电流求和电路；
第一支路包括连接依次连接的第五MOS管M5、第六MOS管M6，第五MOS管M5的源极接电源，第五MOS管M5的漏极连接第六MOS管M6的漏极，第五MOS管M5的栅极连接第一MOS管M1的栅极，第六MOS管M6的栅极接电源，第六MOS管M6的源极连接电流振荡器；
第二支路包括连接依次连接的第七MOS管M7、第八MOS管M8，第七MOS管M7的源极接电源，第七MOS管M7的漏极连接第八MOS管M8的漏极，第七MOS管M7的栅极连接第三MOS管M3的栅极，第八MOS管M8的栅极接电源，第八MOS管M8的源极连接电流振荡器。
在本实施例中，第三MOS管M3的尺寸参数为第一MOS管M1的尺寸参数4倍，第四MOS管M4的尺寸参数为第二MOS管M2的尺寸参数4倍，第一电阻R1的电阻值为第二电阻R2的电阻值4倍；第五MOS管M5的尺寸参数为第七MOS管M7的尺寸参数4倍，第五MOS管M5的尺寸参数与第一MOS管M1的尺寸参数相同。
根据图4可知，通过成比例的尺寸，产生高与低双增益路径的VCO控制电流，然后求和电流对电流振荡器(ICO)进行频率控制输出。
本实施例提供的环路架构简单，高与低双控制路径上没有额外引入其它有源电路，进而改善PLL环路参数的PVT(制造工艺，电压，问题)特性；采用模拟线性化技术，可以扩展电压到电流线性化转换时的输入范围，而这个线性化的电流进入ICO后，意味着更线性的输出控制频率，因此，对于VCO而言，在整个有限控制输入电压范围内，不仅VCO增益(Kvco)能近乎保持不变，而且扩展了VCO输出频率范围，其转换电流扩展范围效果为图5所示，其中曲线a为本申请提供的转换电流扩展范围效果，在变化过程中呈现线性变化，与曲线b所示的现有转换电路的转换效果相比，线性转换效果更好。
综上可知，通过本发明的实施，至少存在以下有益效果：
本发明提供了一种新的振荡器电路，包括依次连接的电压-电流转换电路、电流求和电路以及电流振荡器，电压-电流转换电路采用模拟线性化转换方式将输入电压转换为电流，输出至电流求和电路，电流求和电路根据输入电流生成高与低双增益路径的控制电流，输出至电流振荡器；对于电压到电流的线性化转换电路，采用模拟线性化技术，可以扩展电压到电流线性化转换时的输入范围，产生更线性化的转换电流进入电流振荡器，改善具有高低VCO增益架构的VCO电路里的电压转换成电流的线性度，扩大VCO电压控制有效输入范围，也改善VCO在控制线上对地干扰的共模抑制能力。
进一步的，通过并联且成比例的尺寸实现比例化的线性转换输入电流，实现高与低双增益控制，电路简单。
进一步的，环路滤波器包括高极点产生电路及低极点产生电路，使得高增益路径上的低极点在VCO之前通过一阶RC滤波实现，避免在VCO电路内部产生过低极点，解决了现有需要在VCO电路内部引入低极点存在的PLL环路稳定性差、及整体设计与建模的角度不便的问题。
本发明提供了一种新的锁相环电路，PLL环路架构简单，高于低双控制路径上没有额外引入其它有源电路，进而改善PLL环路参数的PVT特性；采用模拟线性化技术，可以扩展电压到电流线性化转换时的输入范围，而这个线性化的电流进入ICO后，意味着更线性的输出控制频率，因此，对于VCO而言，在整个有限控制输入电压范围内，不仅VCO增益(Kvco)能近乎保持不变，而且扩展了VCO输出频率范围。
以上仅是本发明的具体实施方式而已，并非对本发明做任何形式上的限制，凡是依据本发明的技术实质对以上实施方式所做的任意简单修改、等同变化、结合或修饰，均仍属于本发明技术方案的保护范围。
Claims (10)
1.一种振荡器电路，其特征在于，包括：依次连接的电压-电流转换电路、电流求和电路以及电流振荡器，所述电压-电流转换电路采用模拟线性化转换方式将输入电压转换为电流，输出至所述电流求和电路，所述电流求和电路根据输入电流生成高与低双增益路径的控制电流，输出至所述电流振荡器。
2.如权利要求1所述的振荡器电路，其特征在于，所述电流求和电路通过并联且成比例的尺寸实现比例化的线性转换输入电流，生成高与低双增益路径的控制电流。
3.如权利要求1或2所述的振荡器电路，其特征在于，所述电压-电流转换电路包括高增益电流转换电路及低增益电流转换电路；
所述高增益电流转换电路包括连接依次连接的第一MOS管、第二MOS管、第一电阻及第一运放，所述第一MOS管的源极接电源，所述第一MOS管的漏极连接所述第二MOS管的漏极，所述第二MOS管的源极连接所述第一电阻的一端，所述第一电阻的另一端接地，所述第一运放一输入端连接环路滤波器的高滤波极点输出电压，另一输入端连接所述第二MOS管的源极，所述第一运放的输出端连接所述第二MOS管的栅极，所述第一MOS管的栅极连接所述电流求和电路；
所述低增益电流转换电路包括连接依次连接的第三MOS管、第四MOS管、第二电阻及第二运放，所述第三MOS管的源极接电源，所述第三MOS管的漏极连接所述第四MOS管的漏极，所述第四MOS管的源极连接所述第二电阻的一端，所述第二电阻的另一端接地，所述第二运放一输入端连接所述环路滤波器的低滤波极点输出电压，另一输入端连接所述第四MOS管的源极，所述第二运放的输出端连接所述第四MOS管的栅极，所述第三MOS管的栅极连接所述电流求和电路。
4.如权利要求3所述的振荡器电路，其特征在于，所述第三MOS管的尺寸参数为所述第一MOS管的尺寸参数n倍，所述第四MOS管的尺寸参数为所述第二MOS管的尺寸参数n倍，所述第一电阻的电阻值为所述第二电阻的电阻值n倍，n为大于1的整数。
5.如权利要求4所述的振荡器电路，其特征在于，所述电流求和电路包括并列的第一支路及第二支路；
所述第一支路包括连接依次连接的第五MOS管、第六MOS管，所述第五MOS管的源极接电源，所述第五MOS管的漏极连接所述第六MOS管的漏极，所述第五MOS管的栅极连接所述第一MOS管的栅极，所述第六MOS管的栅极接电源，所述第六MOS管的源极连接所述电流振荡器；
所述第二支路包括连接依次连接的第七MOS管、第八MOS管，所述第七MOS管的源极接电源，所述第七MOS管的漏极连接所述第八MOS管的漏极，所述第七MOS管的栅极连接所述第三MOS管的栅极，所述第八MOS管的栅极接电源，所述第八MOS管的源极连接所述电流振荡器。
6.如权利要求5所述的振荡器电路，其特征在于，所述第五MOS管的尺寸参数为所述第七MOS管的尺寸参数n倍，所述第五MOS管的尺寸参数与所述第一MOS管的尺寸参数相同，n为大于1的整数。
7.一种锁相环电路，其特征在于，包括鉴相器、电荷泵、环路滤波器、反馈分频器、以及如权利要求1至6任一项所述的压控振荡器，所述压控振荡器及环路滤波器分别与所述电荷泵相连接，所述反馈分频器分别与压控振荡器的输出端以及与鉴相器的输入端相连接，所述电荷泵与鉴相器相连接。
8.如权利要求7所述的锁相环电路，其特征在于，所述环路滤波器包括：高极点产生电路及低极点产生电路，与所述压控振荡器内的电压-电流转换电路连接；所述高极点产生电路使用高滤波极点生成高环路带宽，所述低极点产生电路使用低滤波极点生成低环路带宽。
9.如权利要求8所述的锁相环电路，其特征在于，所述低极点产生电路包括一阶RC低通滤波电路。
10.一种设备，包括时钟生成电路，其特征在于，所述时钟生成电路包括如权利要求7至9任一项所述的锁相环电路，使用所述锁相环电路生成时钟。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610037296.3A CN105720974A (zh) | 2016-01-20 | 2016-01-20 | 一种振荡器电路、锁相环电路及设备 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610037296.3A CN105720974A (zh) | 2016-01-20 | 2016-01-20 | 一种振荡器电路、锁相环电路及设备 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN105720974A true CN105720974A (zh) | 2016-06-29 |
Family
ID=56147974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201610037296.3A Pending CN105720974A (zh) | 2016-01-20 | 2016-01-20 | 一种振荡器电路、锁相环电路及设备 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN105720974A (zh) |
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