CN104579319B - 多相位时钟生成器 - Google Patents

多相位时钟生成器 Download PDF

Info

Publication number
CN104579319B
CN104579319B CN201410161195.8A CN201410161195A CN104579319B CN 104579319 B CN104579319 B CN 104579319B CN 201410161195 A CN201410161195 A CN 201410161195A CN 104579319 B CN104579319 B CN 104579319B
Authority
CN
China
Prior art keywords
pmos tube
frequency
cmos inverter
source
different levels
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201410161195.8A
Other languages
English (en)
Other versions
CN104579319A (zh
Inventor
陈丹凤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Original Assignee
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huahong Grace Semiconductor Manufacturing Corp filed Critical Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority to CN201410161195.8A priority Critical patent/CN104579319B/zh
Priority to US14/582,634 priority patent/US9231604B2/en
Publication of CN104579319A publication Critical patent/CN104579319A/zh
Application granted granted Critical
Publication of CN104579319B publication Critical patent/CN104579319B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/24—Automatic control of frequency or phase; Synchronisation using a reference signal directly applied to the generator
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/03—Astable circuits
    • H03K3/0315—Ring oscillators

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

本发明公开了一种多相位时钟生成器，包括：环形振荡器、RC滤波器，偏置电流源和频率注入源。环形振荡器由大于1的奇数级首尾相连的CMOS反相器组成。各级CMOS反相器的结构相同，各级CMOS反相器包括由第一NMOS管和第一PMOS管组成的反相器主体，一个第二PMOS管组成的尾电流源。偏置电流源为各级第二PMOS管提供镜像电流。频率注入源将时钟信号注入到环形振荡器的第一级尾电流源的栅极上；其它各级由于RC滤波的作用，栅压基本不受影响。频率注入源注入的时钟信号能够对环形振荡器输出的时钟信号进行注入锁定。本发明能够采用注入锁定的方式实现相位的锁定，能够最大限度的降低相位噪声，能有效降低时钟的频率杂散。

Description

多相位时钟生成器
技术领域
本发明涉及一种半导体集成电路，特别是涉及一种多相位时钟生成器。
背景技术
多相位时钟生成在模拟和数字领域都有很重要的应用，特别是高速高性能数字里面，现有技术中一般采用锁相技术来实现多相位时钟信号的生成。锁相技术已提出近100年，用于对相位进行自动控制，在电子系统中应用广泛，从通信、导航、雷达、计算机到家用电器等都会应用到锁相技术。锁相技术一般采用锁相环电路(Phase Locked Loop，PLL)实现，而延迟锁相环（DLL）则为PLL的另一种形态，DLL去掉了PLL中的压控振荡器，而是采用电压控制延迟线（VCDL）将输入时钟信号延迟时钟周期的整数倍后输出，从而实现输入和输出的同步。由于PLL中采用了压控振荡器，对电源或衬底的干扰和噪声非常敏感，稳定性和抗抖动性较差。
现有技术中为了实现高性能的时钟信号的输出一般都采用DLL。DLL锁定后能够产生与输入参考信号同频率的多相位时钟。这多相位时钟可以用于消除时钟延迟，也可以通过倍频器或分频器输出高频或低频时钟。如图1所示，是现有DLL的结构示意图；现有DLL包括鉴相器（PD）101、电荷泵（CP）和环路滤波器（LPF）102、电压控制延迟线103。鉴相器101用于对频率输入信号Fin和反馈回来的频率输出信号Fout的相位进行检测并输出相应的检测信号VPD,VPD为上升（UP）或下降（DN）信号。电荷泵在VPD的上升（UP）或下降（DN）信号的控制下进行充电或放电并经过环路滤波器后形成控制电压VCRTL。VCDL103由多级延迟单元串联而成，输入端接收频率输入信号Fin、输出端输出频率输出信号Fout，各级延迟单元分别对输入的信号进行一定的延迟，控制电压VCRTL能够对VCDL103的各级延迟单元的延迟时间进行调整，并且通过整个环路的负反馈控制，能使得锁定后的频率输出信号Fout和频率输入信号Fin的相位差为一个周期。
DLL虽然能够具有较小的抖动，噪声较小，但是DLL电路中还是采用了电荷泵电路，会带来一定的相位噪声。
注入锁定是指一个简谐振荡被另一个频率相近的简谐振荡所扰动的频率效应。当第二个简谐振荡的频率与第一个足够接，耦合足够大时，会完全占据第一个振荡。
发明内容
本发明所要解决的技术问题是提供一种多相位时钟生成器，能够采用注入锁定的方式实现相位的锁定，能够最大限度的降低相位噪声，能有效降低时钟的频率杂散。
为解决上述技术问题，本发明提供的多相位时钟生成器包括：环形振荡器、RC滤波器，偏置电流源和频率注入源。
所述环形振荡器由大于1的奇数级首尾相连的CMOS反相器组成。
各级所述CMOS反相器的结构相同，每一级所述CMOS反相器的结构包括一个CMOS反相器主体和一个尾电流源；所述尾电流源为所述偏置电流源的镜像电流。
各级所述CMOS反相器的输入端连接前一级所述CMOS反相器的输出端，各级所述CMOS反相器的输出端连接下一级所述CMOS反相器的输入端，第一级所述CMOS反相器的前一级为最后一级所述CMOS反相器。
所述RC滤波器由串联的第一电容和第一电阻组成。
所述频率注入源输出一时钟输入信号，所述时钟输入信号通过所述第一电容注入到第一级所述CMOS反相器的尾电流源；所述时钟输入信号通过所述RC滤波器和所述偏置电流源以及第二级到最后一级所述环形振荡器的尾电流源隔离；所述时钟输入信号对所述环形振荡器进行注入锁定，使所述环形振荡器输出的时钟输出信号的频率等于所述频率注入源注入的时钟输入信号的频率。
进一步的改进是，各级所述CMOS反相器的所述CMOS反相器主体由第一NMOS管和第一PMOS管连接形成，各级所述CMOS反相器的所述尾电流源由第二PMOS管组成。
所述第一NMOS管和所述第一PMOS管的栅极相连并作为所述CMOS反相器的输入端，所述第一NMOS管和所述第一PMOS管的漏极相连并作为所述CMOS反相器的输出端，所述第一PMOS管的源极连接所述第二PMOS管的漏极。
各级所述CMOS反相器的所述第一NMOS管的源极都连接在一起并接地。
各级所述CMOS反相器的所述第二PMOS管的源极都连接在一起并接电源电压。
第二级到最后一级所述CMOS反相器的所述第二PMOS管的栅极都连接在一起，第二级到最后一级所述CMOS反相器的所述第二PMOS管的栅极和第一级所述CMOS反相器的所述第二PMOS管的栅极之间连接有所述第一电阻。
进一步的改进是，所述偏置电流源中包括第三PMOS管，由所述第三PMOS管和各级所述CMOS反相器的所述第二PMOS管形成镜像电路并使所述尾电流源为所述偏置电流源的镜像电流。
所述第三PMOS管的漏极和地之间连接所述偏置电流源，所述第三PMOS管的源极连接各所述第二PMOS管的源极；所述第三PMOS管的栅极连接第二级到最后一级所述CMOS反相器的所述第二PMOS管的栅极。
进一步的改进是，通过调节所述尾电流源的大小调节所述环形振荡器的自由振荡频率。
进一步的改进是，所述频率注入源注入的时钟信号的频率和所述环形振荡器的自由振荡频率相近且该相近的程度满足形成注入锁定的条件。
进一步的改进是，所述环形振荡器的各级所述CMOS反相器的输出端输出的时钟输出信号的频率和所述频率注入源注入的时钟输入信号的频率相同；相邻两级之间的所述CMOS反相器的输出端输出的时钟输出信号之间的相位差相同。
本发明多相位时钟生成器通过频率注入源对环形振荡器进行注入锁定的方式实现相位的锁定，相对于现有DLL中需要采用到鉴相器和电荷泵来实现相位锁定的方式，本发明能够避免电荷泵所带来的相位噪声，从而使得相位噪声在理想情况下仅取决于输入的时钟信号的噪声和噪底即背景噪声，从而能够最大限度的降低相位噪声；另外，本发明没有DLL中的电荷泵引入的失配，没有DLL延迟链路的负载不对称，本发明实现的多相位时钟的杂散特性也比DLL低很多。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有DLL的结构示意图；
图2是本发明实施例的电路图；
图3A是本发明实施例的注入锁定后的相位噪声曲线；
图3B是本发明实施例的环形振荡器的自由振荡的相位噪声曲线。
具体实施方式
如图2所示，是本发明实施例的电路图；本发明实施例多相位时钟生成器包括：环形振荡器1、RC滤波器，偏置电流源I1和频率注入源V3。
所述环形振荡器1由奇数级首尾相连的CMOS反相器2组成。图2中示意出了7级CMOS反相器2，但是并不限于7级，其它大于1的奇数级都能应用于本发明实施例中。
各级所述CMOS反相器2的结构相同，每一级所述CMOS反相器2的结构包括一个CMOS反相器主体和一个尾电流源。所述尾电流源为所述偏置电流源的镜像电流，通过调节所述尾电流源的大小调节所述环形振荡器的自由振荡频率。各级所述CMOS反相器的输入端连接前一级所述CMOS反相器的输出端，各级所述CMOS反相器的输出端连接下一级所述CMOS反相器的输入端，第一级所述CMOS反相器的前一级为最后一级所述CMOS反相器。
在较佳实施例中，各级所述CMOS反相器2的所述CMOS反相器主体由第一NMOS管M1和第一PMOS管M2连接形成，各级所述CMOS反相器2的所述尾电流源由第二PMOS管M3组成。所述第一NMOS管M1和所述第一PMOS管M2的栅极相连并作为所述CMOS反相器2的输入端，所述第一NMOS管M1和所述第一PMOS管M2的漏极相连并作为所述CMOS反相器2的输出端，所述第一PMOS管M2的源极连接所述第二PMOS管M3的漏极。
各级所述CMOS反相器2的所述第一NMOS管M1的源极都连接在一起并接地，图2中显示各级所述CMOS反相器2的所述第一NMOS管M1的源极都通过电压源V2接地，在其它实施例中电压源V2能为0，从而使得各级所述CMOS反相器2的所述第一NMOS管M1的源极直接接地。
各级所述CMOS反相器2的所述第二PMOS管M3的源极都连接在一起并接电源电压V2。
第二级到最后一级所述CMOS反相器2的所述第二PMOS管M3的栅极都连接在一起。第二级到最后一级所述CMOS反相器2的所述第二PMOS管M3的栅极和第一级所述CMOS反相器2的所述第二PMOS管M3的栅极之间连接有第一电阻R1。
所述RC滤波器由串联的第一电容C1和所述第一电阻R1组成。
所述频率注入源V3输出一时钟输入信号Fin，所述时钟输入信号Fin通过所述第一电容C1注入到第一级所述CMOS反相器2的尾电流源；通过所述RC滤波器实现所述时钟输入信号Fin和所述偏置电流源I1以及第二级到最后一级所述环形振荡器的尾电流源之间的隔离；所述时钟输入信号Fin对所述环形振荡器2进行注入锁定即通过在第一级所述CMOS反相器2的尾电流源的注入实现对整个所述环形振荡器2的注入锁定，使所述环形振荡器2输出的时钟输出信号的频率等于所述频率注入源注入的时钟输入信号Fin的频率。
在较佳实施例中，所述偏置电流源中包括第三PMOS管M4，由所述第三PMOS管M4和各级所述CMOS反相器的所述第二PMOS管M3形成镜像电路并使所述尾电流源为所述偏置电流源I1的镜像电流。
所述第三PMOS管M4的漏极和地之间连接所述偏置电流源I1，所述第三PMOS管M4的源极连接各所述第二PMOS管M3的源极；所述第三PMOS管M4的栅极连接第二级到最后一级所述CMOS反相器2的所述第二PMOS管M3的栅极。
所述频率注入源V3通过第一电容C1连接到第一级所述CMOS反相器2的所述第二PMOS管M3的栅极；所述频率注入源V3通过所述RC滤波器即串联的所述第一电容C1和所述第一电阻R1连接到第二级到最后一级所述环形振荡器的所述第二PMOS管M3的栅极和所述偏置电流源I1的所述第三PMOS管M4的栅极。上述连接结构使得所述时钟输入信号Fin仅通过所述环形振荡器的尾电流进行注入，所述时钟输入信号Fin和所述偏置电流源I1以及第二级到最后一级所述环形振荡器的尾电流源之间通过所述RC滤波器实现了隔离；即第一级所述环形振荡器的所述第二PMOS管M3的栅极电压会随所述时钟输入信号Fin而改变从而实现注入锁定，而第二级到最后一级所述环形振荡器的所述第二PMOS管M3的栅极则保存稳定。
所述频率注入源V3注入的时钟输入信号Fin的频率和所述环形振荡器1的自由振荡频率相近且该相近的程度满足形成注入锁定的条件。
所述环形振荡器1的各级所述CMOS反相器2的输出端输出的时钟输出信号的频率和所述频率注入源V3注入的时钟输入信号Fin的频率相同；相邻两级之间的所述CMOS反相器2的输出端输出的时钟信号之间的相位差相同。
本发明实施例中，所述环形振荡器1的各所述第二PMOS管M3都分别为所述第三PMOS管M4的镜像电路，各所述第二PMOS管M3为各级所述CMOS反相器2提供尾电流源且该尾电流源为所述偏置电流源I1的镜像电流，所以通过所述偏置电流源I1能够控制所述尾电流的大小从而控制所述环形振荡器1的自由振荡频率。
本发明实施例中在第一级所述尾电流的源端注入一个和所述环形振荡器1的自由振荡频率相近的时钟输入信号Fin，通过注入锁定效应能够将所述环形振荡器1的输出的时钟信号频率锁定到所述时钟输入信号Fin的频率。
本发明实施例中，注入的时钟输入信号Fin是经过一个第一电容C1加载到所述环形振荡器1的第一级的尾电流源管即第一级所述CMOS反相器2的所述第二PMOS管M3的栅极；注入的信号的时钟输入信号Fin经过一个由所述第一电容C1和第一电阻R1组成的RC滤波器加到偏置电流源管即所述电流源I的所述第三PMOS管M4的栅极以及第一级以外的其它各级所述CMOS反相器2的所述第二PMOS管M3的栅极，能够减小所述环形振荡器1中除第一级所述CMOS反相器2外的其它级的所述CMOS反相器2的所述第二PMOS管M3的栅极振荡幅度。
本发明实施例中，所述环形振荡器1的固有特性使每级所述CMOS反相器2的输出相移相等，所以能输出频率相等的多相位时钟信号。
本发明实施例中并未采用到鉴相器和电荷泵，所以能够避免电荷泵所带来的相位噪声，所以本发明实施例的相位噪声比DLL还低。
理想情况下，本发明实施例在注入锁定以后的相位噪声只取决于输入时钟输入信号Fin的噪声和噪底，所以本发明实施例能够最大限度的降低相位噪声。
如图3A是本发明实施例的注入锁定后的相位噪声曲线，注入锁定频率为200MHz；如图3B所述是本发明实施例的环形振荡器的自由振荡的相位噪声曲线，自由振荡频率为247.35MHz。相位噪声曲线的横坐标为频率（freq），单位为赫兹（Hz）；纵坐标为相位噪声，单位为dBc/Hz；比较相条曲线可知，本发明实施例注入锁定后的相位噪声大大降低，曲线中也分别示意出了10KHz和1MHz两个频率点的相位噪声。
另外，本发明实施例没有DLL中的电荷泵引入的失配，没有DLL延迟链路的负载的不对称，本发明实施例实现的多相位时钟的杂散特性也比DLL低很多。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (7)

1.一种多相位时钟生成器，其特征在于，包括：环形振荡器、RC滤波器，偏置电流源和频率注入源；
所述环形振荡器由大于1的奇数级首尾相连的CMOS反相器组成；
各级所述CMOS反相器的结构相同，每一级所述CMOS反相器的结构包括一个CMOS反相器主体和一个尾电流源；所述尾电流源为所述偏置电流源的镜像电流；
各级所述CMOS反相器的输入端连接前一级所述CMOS反相器的输出端，各级所述CMOS反相器的输出端连接下一级所述CMOS反相器的输入端，第一级所述CMOS反相器的前一级为最后一级所述CMOS反相器；
所述RC滤波器由串联的第一电容和第一电阻组成；
所述频率注入源输出一时钟输入信号，所述时钟输入信号通过所述第一电容注入到第一级所述CMOS反相器的尾电流源；所述时钟输入信号通过所述RC滤波器和所述偏置电流源以及第二级到最后一级所述环形振荡器的尾电流源隔离；所述时钟输入信号对所述环形振荡器进行注入锁定，使所述环形振荡器输出的时钟输出信号的频率等于所述频率注入源注入的时钟输入信号的频率。
2.如权利要求1所述的多相位时钟生成器，其特征在于：各级所述CMOS反相器的所述CMOS反相器主体由第一NMOS管和第一PMOS管连接形成，各级所述CMOS反相器的所述尾电流源由第二PMOS管组成；
所述第一NMOS管和所述第一PMOS管的栅极相连并作为所述CMOS反相器的输入端，所述第一NMOS管和所述第一PMOS管的漏极相连并作为所述CMOS反相器的输出端，所述第一PMOS管的源极连接所述第二PMOS管的漏极；
各级所述CMOS反相器的所述第一NMOS管的源极都连接在一起并接地；
各级所述CMOS反相器的所述第二PMOS管的源极都连接在一起并接电源电压；
第二级到最后一级所述CMOS反相器的所述第二PMOS管的栅极都连接在一起，第二级到最后一级所述CMOS反相器的所述第二PMOS管的栅极和第一级所述CMOS反相器的所述第二PMOS管的栅极之间连接有所述第一电阻。
3.如权利要求2所述的多相位时钟生成器，其特征在于：所述偏置电流源中包括第三PMOS管，由所述第三PMOS管和各级所述CMOS反相器的所述第二PMOS管形成镜像电路并使所述尾电流源为所述偏置电流源的镜像电流；
所述第三PMOS管的漏极和地之间连接所述偏置电流源，所述第三PMOS管的源极连接各所述第二PMOS管的源极；所述第三PMOS管的栅极连接第二级到最后一级所述CMOS反相器的所述第二PMOS管的栅极。
4.如权利要求1或2或3所述的多相位时钟生成器，其特征在于：通过调节所述尾电流源的大小调节所述环形振荡器的自由振荡频率。
5.如权利要求1或2或3所述的多相位时钟生成器，其特征在于：所述频率注入源注入的时钟信号的频率和所述环形振荡器的自由振荡频率相近且该相近的程度满足形成注入锁定的条件。
6.如权利要求4所述的多相位时钟生成器，其特征在于：所述频率注入源注入的时钟信号的频率和所述环形振荡器的自由振荡频率相近且该相近的程度满足形成注入锁定的条件。
7.如权利要求1或2或3所述的多相位时钟生成器，其特征在于：所述环形振荡器的各级所述CMOS反相器的输出端输出的时钟输出信号的频率和所述频率注入源注入的时钟输入信号的频率相同；相邻两级之间的所述CMOS反相器的输出端输出的时钟输出信号之间的相位差相同。
CN201410161195.8A 2014-04-22 2014-04-22 多相位时钟生成器 Active CN104579319B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201410161195.8A CN104579319B (zh) 2014-04-22 2014-04-22 多相位时钟生成器
US14/582,634 US9231604B2 (en) 2014-04-22 2014-12-24 Multi-phase clock generator

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201410161195.8A CN104579319B (zh) 2014-04-22 2014-04-22 多相位时钟生成器

Publications (2)

Publication Number Publication Date
CN104579319A CN104579319A (zh) 2015-04-29
CN104579319B true CN104579319B (zh) 2019-04-09

Family

ID=53094663

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410161195.8A Active CN104579319B (zh) 2014-04-22 2014-04-22 多相位时钟生成器

Country Status (2)

Country Link
US (1) US9231604B2 (zh)
CN (1) CN104579319B (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9306585B1 (en) * 2015-02-04 2016-04-05 Xilinx, Inc. Fractional-N multiplying injection-locked oscillation
CN105262484B (zh) * 2015-11-17 2018-04-24 中山大学 实现环形振荡器注入锁定的方法及其电路
KR102469786B1 (ko) * 2016-06-21 2022-11-23 에스케이하이닉스 주식회사 인젝션 고정 발진기 및 이를 포함하는 반도체 장치
KR102528561B1 (ko) * 2018-05-09 2023-05-04 삼성전자주식회사 클락 생성을 위한 장치 및 방법
US11570400B2 (en) * 2018-06-13 2023-01-31 Analog Devices, Inc. Systems and methods for asymmetric image splitter clock generation
CN109787619B (zh) * 2019-02-26 2020-09-15 上海交通大学 多相位时钟产生电路
US10686429B1 (en) * 2020-01-22 2020-06-16 Realtek Semiconductor Corp. High-speed clock filter and method thereof
CN114006584B (zh) * 2022-01-04 2022-04-22 广州瀚辰信息科技有限公司 超再生振荡器的尾电流电路及超再生振荡器
CN114024545B (zh) 2022-01-06 2022-04-26 长鑫存储技术有限公司 一种驱动调整电路和电子设备

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1705233A (zh) * 2004-05-25 2005-12-07 瑞昱半导体股份有限公司 注入锁定式分频电路与其分频方法
CN102025371A (zh) * 2009-09-11 2011-04-20 索尼公司 同步振荡器、时钟恢复装置、时钟分配电路和多模式注入电路
CN102356547A (zh) * 2010-01-22 2012-02-15 松下电器产业株式会社 注入锁定分频器、以及锁相环电路

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012132847A1 (ja) * 2011-03-31 2012-10-04 国立大学法人東京工業大学 注入同期型周波数同期発振器
US8674773B2 (en) * 2012-01-31 2014-03-18 Fujitsu Limited Phase interpolator with voltage-controlled oscillator injection-lock
US9191056B2 (en) * 2012-03-21 2015-11-17 Panasonic Corporation PLL circuit, calibration method, and wireless communication apparatus
JP5975912B2 (ja) * 2013-03-18 2016-08-23 ルネサスエレクトロニクス株式会社 高周波信号処理装置
DE112014006322T5 (de) * 2014-01-30 2016-11-03 Lattice Semiconductor Corporation Ladungspumpen-Kalibrierung für eine Zweiwege-Phasenregelungsschleife

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1705233A (zh) * 2004-05-25 2005-12-07 瑞昱半导体股份有限公司 注入锁定式分频电路与其分频方法
CN102025371A (zh) * 2009-09-11 2011-04-20 索尼公司 同步振荡器、时钟恢复装置、时钟分配电路和多模式注入电路
CN102356547A (zh) * 2010-01-22 2012-02-15 松下电器产业株式会社 注入锁定分频器、以及锁相环电路

Also Published As

Publication number Publication date
US9231604B2 (en) 2016-01-05
US20150303930A1 (en) 2015-10-22
CN104579319A (zh) 2015-04-29

Similar Documents

Publication Publication Date Title
CN104579319B (zh) 多相位时钟生成器
Foley et al. CMOS DLL-based 2-V 3.2-ps jitter 1-GHz clock synthesizer and temperature-compensated tunable oscillator
US6259755B1 (en) Data clock recovery PLL circuit using a windowed phase comparator
US8536915B1 (en) Low-noise and low-reference spur frequency multiplying delay lock-loop
JP4216393B2 (ja) 位相検出装置
US8019022B2 (en) Jitter-tolerance-enhanced CDR using a GDCO-based phase detector
US7598775B2 (en) Phase and frequency detector with zero static phase error
TW200908563A (en) Phase lock loop, voltage controlled oscillator and phase-frequency detector
CN101877589A (zh) 锁相环电路
JP5783584B2 (ja) 周波数オーバーシュートなしにスレーブ発振器をマスタ発振器にインジェクションロックすること
CN107634759A (zh) 一种自适应环路带宽的锁相环电路
Mann et al. The design of a low-power low-noise phase lock loop
KR101252048B1 (ko) 자기잡음제거 전압제어발진기를 이용한 주파수-위상고정루프
US20020049936A1 (en) Clock distribution circuits and methods of operating same that use multiple clock circuits connected by phase detector circuits to generate and synchronize local clock signals
CN107809240A (zh) 用于锁相环电路的环路滤波器及锁相环电路
WO2009090448A2 (en) Proportional phase comparator and method for phase-aligning digital signals
TW525346B (en) Phase-locked loop circuit outputting clock signal having fixed phase difference with respect to input clock signal
Lee et al. A 5.4-Gb/s clock and data recovery circuit using seamless loop transition scheme with minimal phase noise degradation
Park et al. A 10 Gb/s hybrid PLL-based forwarded clock receiver in 65-nm CMOS
KR20050011586A (ko) 다 위상 클럭신호 발생을 위한 발진기가 배제된 지연 동기루프
Karutharaja et al. Synchronization of on-chip serial interconnect transceivers using delay locked loop (DLL)
Albittar et al. A novel technique for duty cycle correction for reference clocks in frequency synthesizers
Lv et al. A 10 GHz ring-VCO based injection-locked clock multiplier for 40 Gb/s SerDes application in 65 nm CMOS technology
Moon et al. A 62.5-250 MHz multi-phase delay-locked loop using a replica delay line with triply controlled delay cells
Fujii et al. A 2.6 GHz subharmonically injection-locked PLL with low-spur and wide-lock-range injection

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant