CN107809240A - 用于锁相环电路的环路滤波器及锁相环电路 - Google Patents
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Abstract
一种用于锁相环电路的环路滤波器及锁相环电路，所述锁相环电路包括电荷泵，环路滤波器的输入端耦接电荷泵的输出端，环路滤波器包括充放电单元、开关单元和滤波单元；其中，充放电单元适于间歇性地被电荷泵充电或者放电；开关单元串联于电荷泵的输出端和滤波单元的输入端之间，适于在时钟信号的控制下，将充放电单元输出的信号传输至滤波单元的输入端，其中，在电荷泵对充放电单元充电和放电时，时钟信号控制开关单元关断；滤波单元的输出端耦接环路滤波器的输出端，滤波单元适于对经由开关单元传输的信号进行滤波。本发明可以在不增加芯片面积的同时降低锁相环电路中的参考频率杂散，稳定性高。
Description
技术领域
本发明涉及电子电路领域，特别涉及一种用于锁相环电路的环路滤波器及锁相环电路。
背景技术
锁相环(Phase Locked Loop，PLL)是一种典型的反馈控制电路，利用外部输入的参考频率信号控制环路内部振荡信号的频率和相位，实现输出信号频率对输入信号频率的自动跟踪。电子电路中广泛采用电荷泵锁相环，如图1所示，现有技术中的电荷泵锁相环100可以包括顺次串联的鉴频鉴相器(Phase Frequency Detector，PFD)10、电荷泵(ChargePump，CP)20、环路滤波器(一般为低通滤波器(Low Pass Filter，LPF))30、压控振荡器(Voltage Controlled Oscillator，VCO)40和分频器(Divider)50，并形成环路；其中，所述压控振荡器40的输出端作为所述电荷泵锁相环100的输出端并输出锁相信号fout，所述鉴频鉴相器10的输入端输入有参考频率信号fref，所述分频器50适于对所述锁相信号fout进行分频并将得到的反馈信号fback传输至所述鉴频鉴相器10。所述电荷泵锁相环100输出的锁相信号fout的频率是所述参考频率信号fref的N倍，N为分频器50的分频比。所述环路滤波器30设置于电荷泵20和压控振荡器40之间，适于将电荷泵20的输出电流转换为压控振荡器40的调谐电压，从而控制压控振荡器40的输出频率。具体地，环路滤波器一般是线性电路，由线性元件电阻、电容及运算放大器组成。环路滤波器用于衰减由输入信号噪声引起的快速变化的相位误差和平滑相位检测器泄露的高频分量，以便在其输出端对原始信号进行精确的估计，环路滤波的阶数和噪声带宽决定了环路滤波器对信号的动态响应。因此，环路滤波器对锁相环的稳定性、动态特性以及噪声、参考频率杂散(reference frequencyspurs)等性能都有很大影响。
具体而言，如图2所示，现有技术中的环路滤波器可以由电阻R100和电容C100、C101组成，所述环路滤波器接收输入信号Vin，输出信号Vout。在所述环路滤波器的传递函数中，电阻R100和电容C100、C101适于产生两个极点和一个零点，以使得环路滤波器具有低通滤波的功能。其中，由于电容C100对应的是一个低频零点，其电容值往往较高，一般大于100pF，因此，电容C100会占用较大的芯片面积。
现有技术的环路滤波器本身的低通特性，对参考频率杂散都有一定的抑制作用。但如果在电子系统应用中对锁相环电路的输出信号的参考频率杂散提出更高的要求，往往就需要从电荷泵、压控振荡器、以及其它电路模块着手进行特别优化处理，例如，减小压控振荡器的增益、采用全差分结构的锁相环、增加环路滤波器的低通滤波极点、或者在版图中采用更大的版图面积进行铺地以对不同的功能单元进行隔离等。总而言之，以上各个方案都需要占用较大的芯片面积。
因此，随着电子电路对锁相环电路的性能要求越来越高，在芯片面积有限的情况下，现有技术中的锁相环电路中的参考频率杂散依然需要进一步降低。
发明内容
本发明解决的技术问题是如何在兼顾锁相环电路的面积的情况下降低锁相环电路中的参考频率杂散。
为解决上述技术问题，本发明实施例提供一种用于锁相环电路的环路滤波器，所述锁相环电路包括电荷泵，所述环路滤波器的输入端耦接所述电荷泵的输出端，所述环路滤波器包括充放电单元、开关单元和滤波单元；其中，所述充放电单元适于间歇性地被所述电荷泵充电或者放电；所述开关单元串联于所述电荷泵的输出端和所述滤波单元的输入端之间，适于在时钟信号的控制下，将所述充放电单元输出的信号传输至所述滤波单元的输入端，其中，在所述电荷泵对所述充放电单元充电和放电时，所述时钟信号控制所述开关单元关断；所述滤波单元的输出端耦接所述环路滤波器的输出端，所述滤波单元适于对经由所述开关单元传输的信号进行滤波。
可选地，所述开关单元包括传输门，所述传输门的第一控制端接收所述时钟信号，所述传输门的第二控制端接收与所述时钟信号反相的反相时钟信号。
可选地，所述充放电单元为第一电容，所述第一电容的第一端耦接所述电荷泵的输出端，所述第一电容的第二端接地。
可选地，所述滤波单元为二阶低通滤波器。
可选地，所述滤波单元包括：第二电容，所述第二电容的第一端耦接所述滤波单元的输入端和所述滤波单元的输出端，所述第二电容的第二端接地；第一电阻，所述第一电阻的第一端耦接所述第二电容的第一端；第三电容，所述第三电容的第一端耦接所述第一电阻的第二端，所述第三电容的第二端接地。
可选地，所述第一电容的大小与所述第二电容的大小相等。
可选地，所述第三电容包括：第一运放，所述第一运放的第一输入端耦接所述第一运放的输出端，所述第一运放的第二输入端耦接所述第三电容的第一端，所述第一运放的输出端经由第二电阻耦接至第二运放的第一输入端；所述第二运放，所述第二运放第一输入端经由第三电阻耦接至所述第二运放的输出端，所述第二运放的第二输入端接地，所述第二运放的输出端耦接所述第三电容第二端；所述第二电阻和第三电阻；第四电容，所述第四电容跨接于所述第三电容的第一端和第二端之间。
可选地，所述环路滤波器还包括：第五电容，所述第五电容的第一端接收所述时钟信号；第六电容，所述第六电容的第一端耦接所述第五电容的第二端和所述电荷泵的输出端，所述第六电容的第二端接收所述反相时钟信号；第七电容，所述第七电容的第一端接收所述时钟信号；第八电容，所述第八电容的第一端耦接所述第七电容的第二端和所述滤波单元的输入端，所述第八电容的第二端接收所述反相时钟信号。
可选地，所述锁相环电路还包括鉴频鉴相器，所述电荷泵的输入端耦接鉴频鉴相器的输出端，所述鉴频鉴相器接收参考频率信号；所述时钟信号由时钟生成电路根据所述参考频率信号生成。
可选地，所述时钟生成电路包括：延迟锁相环电路，适于对所述参考频率信号进行相位延迟，以生成一组相位延迟信号，在所述一组相位延迟信号中，各个相位延迟信号依次对所述参考频率信号延迟预设相位差；所述一组相位延迟信号包括N个相位延迟信号，N为大于等于2的整数，所述预设相位差等于2π/N；逻辑门电路，适于根据所述一组相位延迟信号中的多个相位延迟信号进行逻辑运算，以得到所述时钟信号。
可选地，N＝20。
可选地，所述逻辑门电路根据所述一组相位延迟信号中的第二相位延迟信号和第二十相位延迟信号得到所述时钟信号；所述逻辑门电路包括：第一非门，所述第一非门的输入端接收所述第二相位延迟信号；与门，所述与门第一输入端耦接所述第一非门的输出端，所述与门的第二输入端接收所述第二十相位延迟信号，所述与门的输出端输出所述时钟信号。
可选地，所述开关单元包括传输门，所述传输门的第一控制端接收所述时钟信号，所述传输门的第二控制端接收与所述时钟信号反相的反相时钟信号；所述逻辑门电路还包括：第二非门，所述时钟信号经由所述第二非门生成所述反相时钟信号。
为解决上述技术问题，本发明实施例还提供一种锁相环电路，包括以上所述的环路滤波器和电荷泵。
可选地，所述锁相环电路还包括：鉴频鉴相器，适于接收参考频率信号，所述鉴频鉴相器的输出端耦接至所述电荷泵的输入端；压控振荡器，所述压控振荡器的输入端耦接所述环路滤波器的输出端，所述压控振荡器的输出端耦接所述锁相环电路的输出端并输出锁相信号；分频器，所述分频器的输入端耦接所述压控振荡器的输出端，所述分频器适于对所述锁相信号进行分频，并将分频得到的反馈信号传输至所述鉴频鉴相器。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明实施例提供了一种用于锁相环电路的环路滤波器，所述锁相环电路包括电荷泵，所述环路滤波器的输入端耦接所述电荷泵的输出端，所述环路滤波器可以包括充放电单元、开关单元和滤波单元；其中，所述充放电单元适于间歇性地被所述电荷泵充电或者放电；所述开关单元串联于所述电荷泵的输出端和所述滤波单元的输入端之间，适于在时钟信号的控制下，将所述充放电单元输出的信号传输至所述滤波单元的输入端，其中，在所述电荷泵对所述充放电单元充电和放电时，所述时钟信号控制所述开关单元关断；所述滤波单元的输出端耦接所述环路滤波器的输出端，所述滤波单元适于对经由所述开关单元传输的信号进行滤波。一般而言，电荷泵周期性工作，在电荷泵的单个工作周期内包括有充电过程、充电维持过程、放电过程和放电维持过程，对应于所述充电过程和放电过程，也即所述电荷泵对所述充放电单元充电和放电时，电荷泵将产生高能量参考频率杂散、噪声等有害信号，这些有害信号将进入压控振荡器导致锁相环电路输出信号的杂散及噪声指标的恶化。本实施例的环路滤波器通过控制所述开关单元关断，以阻断电荷泵在充电和放电的过程中产生的高能量参考频率杂散、噪声等有害信号的通路，而当所述开关单元受控导通后，所述充放电单元上的电荷总变化量将稳定，并可以向所述滤波单元重新分配，实现正常低通滤波器的功能。在芯片面积方面，相比于现有技术而言，本实施例仅仅增加了所述开关单元，而在具体实施中，开关单元占用的芯片面积很小，可以忽略不计，因此，本实施例环路滤波器在几乎不增加芯片面积的同时降低了锁相环电路中的参考频率杂散。
进一步而言，所述环路滤波器还可以包括第五至第八电容，所述第五至第八单元与所述开关单元一起受到时钟信号和反相时钟信号的控制；根据电荷注入效应，所述开关单元的开关动作将引起寄生电容，影响锁相环电路的稳定性，所述第五至第八电容的设置可以很好地平衡所述开关单元引起的寄生电容，增强锁相环电路的稳定性。
进一步而言，所述时钟信号由时钟生成电路根据所述参考频率信号生成。锁相环电路中的各个部分的控制信号均是根据所述参考频率信号生成的，因此，在时间轴上，这些控制信号的有效沿可以和所述参考频率信号的有效沿保持一致，这有利于维持锁相环电路的工作时序。
附图说明
图1是现有技术中的一种电荷泵锁相环的结构框图。
图2是现有技术中的一种用于锁相环电路的环路滤波器的电路图。
图3是本发明实施例用于锁相环电路的环路滤波器的一种示意性结构框图。
图4是本发明实施例用于锁相环电路的环路滤波器的另一种示意性结构框图。
图5是本发明实施例中第三电容的电路图。
图6是本发明实施例用于锁相环电路的环路滤波器的一种电路图。
图7是本发明实施例中所述时钟生成电路的示意性结构框图。
图8是本发明实施例中时钟信号与反向时钟信号的时序图。
图9是本发明实施例中参考频率信号、反馈信号、鉴频鉴相信号和时钟信号的时序图。
图10是本发明实施例环路滤波器与图2所示的环路滤波器的一种滤波效果对比仿真图。
图11是本发明实施例环路滤波器与图2所示的环路滤波器的另一种滤波效果对比仿真图。
具体实施方式
如背景技术部分所述，如果在电子系统应用中对锁相环电路的输出信号的参考频率杂散提出更高的要求，往往就需要从电荷泵、压控振荡器、以及其它电路模块着手进行特别优化处理，但都需要以牺牲芯片面积作为代价。
针对以上所述的技术问题，本发明实施例提出一种用于锁相环电路的环路滤波器，通过改进环路滤波器的电路结构和工作模式，能够在兼顾芯片面积的基础上，有效降低锁相环电路的输出信号的参考频率参考杂散。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
如图3所示，本发明实施例公开一种用于锁相环电路(图未示)的环路滤波器210，所述锁相环电路可以包括电荷泵220，所述环路滤波器210的输入端耦接所述电荷泵220的输出端；所述环路滤波器210可以包括充放电单元211、开关单元212和滤波单元213。
其中，所述充放电单元211适于间歇性地被所述电荷泵220充电或者放电，Icp表示所述电荷泵220对所述充放电单元211充电或放电的电流。
所述开关单元212串联于所述电荷泵220的输出端和所述滤波单元213的输入端之间，适于在时钟信号CLK的控制下，将所述充放电单元211输出的信号f1传输至所述滤波单元213的输入端，其中，在所述电荷泵220对所述充放电单元211充电和放电时，所述时钟信号CLK控制所述开关单元212关断。
所述滤波单元213的输出端耦接所述环路滤波器210的输出端，所述滤波单元213适于对经由所述开关单元212传输的信号f2进行滤波。
在具体实施中，所述电荷泵220周期性工作，由于在电荷泵220的单个工作周期内可以包括：时间上连续的充电过程、充电维持过程、放电过程和放电维持过程；因此，所述充放电单元211间歇地被所述电荷泵220充电或者放电，在对应于所述充电维持过程和放电维持过程时，所述充放电单元211不被所述电荷泵220充电或者放电，也即维持电荷保持不变。
当所述电荷泵220对所述充放电单元211充电或者放电时，电荷泵220将产生高能量参考频率杂散、噪声等有害信号，此类有害信号将进入压控振荡器导致锁相环电路输出信号的杂散及噪声指标的恶化。那么，当所述电荷泵220对所述充放电单元211充电或者放电时，通过控制所述开关单元212关断，可以阻断电荷泵220在充电和放电的过程中产生的高能量参考频率杂散、噪声等有害信号的通路，而当所述开关单元212受控导通后，所述充放电单元211上的电荷总变化量将趋于稳定，可以将电荷向所述滤波单元213重新分配。
相比于现有技术而言，可以认为本实施例仅仅增加了所述开关单元212。而在具体实施中，开关单元212占用的芯片面积可以忽略不计，因此，本实施例的环路滤波器210在不增加芯片面积的同时降低了锁相环电路中的参考频率杂散。
以下将综合图3至图9对所述环路滤波器210的具体实施方式进行详细说明。
如图3和图4所示，在具体实施中，所述充放电单元211可以包括但不限定于第一电容C1，所述第一电容C1的第一端耦接所述电荷泵220的输出端，所述第一电容C1的第二端接地GND。
需要说明的是，所述充放电单元211还采用几个电容的串联或者并联得到，具体而言，电容可以采用MOS管进行实施，或者所述充放电单元211还可以是其他类型的可以被充电和放电的电路单元，此处不再一一举例。
所述滤波单元213可以为但不限定于二阶低通滤波器。本实施例还可以出于滤波效果的考虑，将所述滤波器单元配置为其他阶数，例如，三阶、四阶乃至更高阶数。
当所述滤波单元213为二阶低通滤波器时，所述滤波单元213可以包括第二电容C2、第三电容C3和第一电阻R1；其中，所述第二电容C2的第一端耦接所述滤波单元213的输入端和所述滤波单元213的输出端，所述第二电容C2的第二端接地GND；所述第一电阻R1的第一端耦接所述第二电容C2的第一端；所述第三电容C3的第一端耦接所述第一电阻R1的第二端，所述第三电容C3的第二端接地GND。
其中，第一电容C1与第二电容C2的电容值的取值空间较大，例如，可以设置第一电容C1和第二电容C2的电容值相等，但不限于此。
在具体实施中，为了降低芯片面积，可以利用容值较小(对应地，尺寸较小)的电容配合运放和电阻构成容值较大的电容。
结合图4和图5所示，例如，所述第三电容C3可以包括：第一运放OP1、第二运放OP2、第二电阻R2、第三电阻R3和第四电容C4。
其中，所述第一运放OP1的第一输入端耦接所述第一运放OP1的输出端，所述第一运放OP1的第二输入端耦接所述第三电容C3的第一端，所述第一运放OP1的输出端经由所述第二电阻R2耦接至所述第二运放OP2的第一输入端；所述第二运放OP2第一输入端经由所述第三电阻R3耦接至所述第二运放OP2的输出端，所述第二运放OP2的第二输入端接地GND，所述第二运放OP2的输出端耦接所述第三电容C3第二端；所述第四电容C4跨接于所述第三电容C3的第一端和第二端之间。所述第四电容C4的电容值远小于所述第三电容C3的电容值。
所述第一运放OP1可为单位增益放大器，适于对所述第三电容C3的第一端传输的信号进行电压跟随和阻抗变换(高阻输入、低阻输出)。所述第二运放OP2与所述第二电阻R2、第三电阻R3形成负反馈放大器，所述第二运放OP2的放大倍数等于第三电阻R3与第二电阻R2的阻值之比。则根据米勒效应，所述第四电容C4的电容值被等效倍增。因此，可以使得采用较小芯片面积的第四电容C4等效成为较大芯片面积的第三电容C3。
参照图3、图4和图6所示，在具体实施中，所述开关单元212可以包括传输门(图中未标示)，所述传输门包括第一NMOS管N1和第一PMOS管P1；其中，所述传输门的第一控制端(第一PMOS管P1的栅极)接收所述时钟信号CLK，所述传输门的第二控制端(第一NMOS管N1的栅极)接收与所述时钟信号CLK反相的反相时钟信号在所述时钟信号CLK为低电平时，所述传输门导通。或者，还可以设置所述传输门的第一控制端(第一PMOS管P1的栅极)接收所述反相时钟信号所述传输门的第二控制端(第一NMOS管N1的栅极)接收与所述时钟信号CLK；在所述时钟信号CLK为高电平时，所述传输门导通。
需要说明的是，所述开关单元212还可以采用例如NMOS管、PMOS管等其他电子器件或者电路单元实现，此处不再一一举例。
然而，根据电荷注入效应，所述开关单元212的开关动作容易引起寄生电容，会影响锁相环电路的稳定性。
为了补偿开关单元212在导通和关断两种状态切换时电容变化引入的电荷注入效应，并抵消开关单元212本身的非理想因素对环路滤波器210的影响，本发明实施例环路滤波器210还可以包括第五电容C5、第六电容C6、第七电容C7和第八电容C8。其中，所述第五电容C5的第一端接收所述时钟信号CLK；所述第六电容C6的第一端耦接所述第五电容C5的第二端和所述电荷泵220的输出端，所述第六电容C6的第二端接收所述反相时钟信号所述第七电容C7的第一端接收所述时钟信号CLK；所述第八电容C8的第一端耦接所述第七电容C7的第二端和所述滤波单元213的输入端，所述第八电容C8的第二端接收所述反相时钟信号所述第五至第八电容的设置可以很好地平衡所述开关单元212引起的寄生电容，增强锁相环电路的稳定性。
在具体实施中，所述第五电容C5可以包括第二NMOS管N2，所述第六电容C6可以包括第二PMOS管P2，所述第七电容C7可以包括第三NMOS管N3，所述第八电容C8可以包括第三PMOS管P3。这四个MOS管的栅极作为电容的第一端，各自的源极和漏极相连作为电容的第二端，此处不再展开描述。
具体地，所述第一PMOS管P1与第一NMOS管N1的尺寸可以相等，例如，宽为20μm，长为55nm；所述第二NMOS管N2、第二PMOS管P2、第三NMOS管N3和第三PMOS管P3的尺寸可以是所述第一PMOS管P1(或第一NMOS管N1)尺寸的一半，例如，宽为10μm，长为55nm；但不限于此，各个MOS管的尺寸可以按照具体的应用需求进行设计。
在本实施例中，所述锁相环电路还可以包括鉴频鉴相器(图未示)，所述电荷泵220的输入端耦接鉴频鉴相器的输出端，所述鉴频鉴相器接收参考频率信号fref；所述时钟信号CLK由时钟生成电路214根据所述参考频率信号fref生成，这可以使得在时间轴上，所述时钟信号CLK的有效沿可以和所述参考频率信号fref(锁相环电路的输入信号)的有效沿保持一致，这有利于维持锁相环电路的工作时序。
如图7所示，所述时钟生成电路214可以包括延迟锁相环(Delay Locked Loop，DLL)电路215和逻辑门电路(图未示)。
其中，所述延迟锁相环电路215适于对所述参考频率信号fref进行相位延迟，以生成一组相位延迟信号Dgroup，在所述一组相位延迟信号Dgroup中，各个相位延迟信号依次对所述参考频率信号fref延迟预设相位差；所述一组相位延迟信号Dgroup包括N个相位延迟信号，N为大于等于2的整数，所述预设相位差等于2π/N。所述逻辑门电路适于根据所述一组相位延迟信号Dgroup中的多个相位延迟信号进行逻辑运算，以得到所述时钟信号CLK。
根据N的取值不同，所述预设相位差的值不同，将使得所述时钟生成电路214生成的所述时钟信号CLK在单个周期内，两段高电平的持续时间不同(以开关单元212在时钟信号CLK为高电平时关断为例)。
具体而言，所述N可以取20，也即将所述参考频率信号fref为参考标准，并将其作为一组相位延迟信号Dgroup中的第一相位延迟信号，再对其进行相位延迟π延10、π/5、2π/5、……、19π/10和2π，并依此对应地作为第二相位延迟信号、第三相位延迟信号、第四相位延迟信号、……、第十九相位延迟信号和第二十相位延迟信号。
所述逻辑门电路可以根据所述一组相位延迟信号中的第二相位延迟信号和第二十相位延迟信号得到所述时钟信号CLK。进一步而言，所述逻辑门电路可以包括：第一非门I1，所述第一非门I1的输入端接收所述第二相位延迟信号；与门A1，所述与门A1第一输入端耦接所述第一非门I1的输出端，所述与门A1的第二输入端接收所述第二十相位延迟信号，所述与门A1的输出端输出所述时钟信号CLK。
而当所述开关单元212包括传输门时，所述传输门需要所述时钟信号CLK和反相时钟信号共同控制。所述逻辑门电路还可以包括第二非门I2，所述时钟信号CLK经由所述第二非门I2生成所述反相时钟信号
可以理解的是，所述时钟生成电路214的功能为按照适当的时序，生成一组周期性地对开关单元212的导通或者关断进行控制的数字控制信号，因此，所述时钟生成电路214不限于采用所述延迟锁相环电路215和逻辑门电路结合的方案，还可以采用例如直接数字式频率合成器(Direct Digital Synthesizer，DDS)或者其他片上系统(System on Chip，SOC)，如微控制器(Micro Controller Unit，MCU)，现场可编程门阵列(FieldProgrammable Gate Array，FPGA)，复杂可编程逻辑器件(Complex Programmable LogicDevice，CPLD)等等实现。
如图8和图9所示，由于所述时钟信号CLK和所述反相时钟信号在所述电荷泵220对充放电单元211充电或者放电时控制所述传输门关断，因此，所述时钟信号CLK控制所述传输门关断的有效电平的维持时间需要大于电荷泵220的充电时间和放电时间之和，以维持控制时序的稳定。
由于所述时钟信号CLK是根据所述参考频率信号fref得到，因此所述时钟信号CLK的周期等于所述参考频率信号fref的周期Tref。以时钟信号CLK为高电平时所述传输门关断为例，所述时钟信号CLK的高电平持续时间Ton需要设置为大于锁相环电路锁定状态下，电荷泵220充电或者放电的时间，以保证在锁相环电路稳定状态下，电荷泵220在每个工作周期内的充、放电过程所述传输门都是关断的。
具体地，可以设置时钟信号CLK的高电平的中心点与参考频率信号fref的上升沿对齐。所述时钟信号CLK的高电平持续时间Ton可以设置为0.1*Tref。
此外，所述锁相环电路还可以包括分频器(图未示)，所述分频器适于对所述锁相环电路所输出的锁相信号(图未示)进行分频，并将分频得到的反馈信号fback传输至所述鉴频鉴相器。所述鉴频鉴相器所输出的鉴频鉴相信号PDFout可以根据参考频率信号fref和反馈信号fback得到，并且，所述鉴频鉴相信号PDFout的上升沿与参考频率信号fref的上升沿一致。
可知，所述锁相环电路中的各个部分的控制信号均是根据所述参考频率信号fref生成的，因此，在时间轴上，这些控制信号的有效沿可以和所述参考频率信号fref的有效沿保持一致，有利于维持锁相环电路的工作时序。
本申请的发明人将图2所示的现有技术的环路滤波器和本发明实施例环路滤波器210的滤波效果进行了仿真。对两种环路滤波器分别施加不同幅度的电压信号，经过两种环路滤波器后，可以得到图10和图11所示的滤波器输出信号，从图10和图11的仿真结果可以看出，本发明实施例的环路滤波器210可以更好地抑制电压信号中的高频分量，当应用于锁相环电路中时，可以大大地降低锁相环电路中的高频杂散。
本发明实施例还公开一种锁相环电路(图未示)，包括所述环路滤波器210和电荷泵220。
所述锁相环电路还可以包括鉴频鉴相器、压控振荡器以及分频器。其中，所述鉴频鉴相器适于接收参考频率信号fref，所述鉴频鉴相器的输出端耦接至所述电荷泵220的输入端；所述压控振荡器的输入端耦接所述环路滤波器的输出端，所述压控振荡器的输出端耦接所述锁相环电路的输出端并输出锁相信号；所述分频器的输入端耦接所述压控振荡器的输出端，所述分频器适于对所述锁相信号进行分频，并将分频得到的反馈信号传输至所述鉴频鉴相器。
所述锁相环电路的具体实施方式可以参照对现有技术和前述实施例的描述，此处不再一一赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (15)
1.一种用于锁相环电路的环路滤波器，所述锁相环电路包括电荷泵，所述环路滤波器的输入端耦接所述电荷泵的输出端，其特征在于，包括充放电单元、开关单元和滤波单元；其中，
所述充放电单元适于间歇性地被所述电荷泵充电或者放电；
所述开关单元串联于所述电荷泵的输出端和所述滤波单元的输入端之间，适于在时钟信号的控制下，将所述充放电单元输出的信号传输至所述滤波单元的输入端，其中，在所述电荷泵对所述充放电单元充电和放电时，所述时钟信号控制所述开关单元关断；
所述滤波单元的输出端耦接所述环路滤波器的输出端，所述滤波单元适于对经由所述开关单元传输的信号进行滤波。
2.根据权利要求1所述的环路滤波器，其特征在于，所述开关单元包括传输门，所述传输门的第一控制端接收所述时钟信号，所述传输门的第二控制端接收与所述时钟信号反相的反相时钟信号。
3.根据权利要求1所述的环路滤波器，其特征在于，所述充放电单元为第一电容，所述第一电容的第一端耦接所述电荷泵的输出端，所述第一电容的第二端接地。
4.根据权利要求3所述的环路滤波器，其特征在于，所述滤波单元为二阶低通滤波器。
5.根据权利要求4所述的环路滤波器，其特征在于，所述滤波单元包括：
第二电容，所述第二电容的第一端耦接所述滤波单元的输入端和所述滤波单元的输出端，所述第二电容的第二端接地；
第一电阻，所述第一电阻的第一端耦接所述第二电容的第一端；
第三电容，所述第三电容的第一端耦接所述第一电阻的第二端，所述第三电容的第二端接地。
6.根据权利要求5所述的环路滤波器，其特征在于，所述第一电容的大小与所述第二电容的大小相等。
7.根据权利要求5所述的环路滤波器，其特征在于，所述第三电容包括：
第一运放，所述第一运放的第一输入端耦接所述第一运放的输出端，所述第一运放的第二输入端耦接所述第三电容的第一端，所述第一运放的输出端经由第二电阻耦接至第二运放的第一输入端；
所述第二运放，所述第二运放第一输入端经由第三电阻耦接至所述第二运放的输出端，所述第二运放的第二输入端接地，所述第二运放的输出端耦接所述第三电容第二端；
所述第二电阻和第三电阻；
第四电容，所述第四电容跨接于所述第三电容的第一端和第二端之间。
8.根据权利要求2所述的环路滤波器，其特征在于，还包括：
第五电容，所述第五电容的第一端接收所述时钟信号；
第六电容，所述第六电容的第一端耦接所述第五电容的第二端和所述电荷泵的输出端，所述第六电容的第二端接收所述反相时钟信号；
第七电容，所述第七电容的第一端接收所述时钟信号；
第八电容，所述第八电容的第一端耦接所述第七电容的第二端和所述滤波单元的输入端，所述第八电容的第二端接收所述反相时钟信号。
9.根据权利要求1至8任一项所述的环路滤波器，其特征在于，所述锁相环电路还包括鉴频鉴相器，所述电荷泵的输入端耦接鉴频鉴相器的输出端，所述鉴频鉴相器接收参考频率信号；
所述时钟信号由时钟生成电路根据所述参考频率信号生成。
10.根据权利要求9所述的环路滤波器，其特征在于，所述时钟生成电路包括：
延迟锁相环电路，适于对所述参考频率信号进行相位延迟，以生成一组相位延迟信号，在所述一组相位延迟信号中，各个相位延迟信号依次对所述参考频率信号延迟预设相位差；所述一组相位延迟信号包括N个相位延迟信号，N为大于等于2的整数，所述预设相位差等于2π/N；
逻辑门电路，适于根据所述一组相位延迟信号中的多个相位延迟信号进行逻辑运算，以得到所述时钟信号。
11.根据权利要求10所述的环路滤波器，其特征在于，N＝20。
12.根据权利要求11所述的环路滤波器，其特征在于，所述逻辑门电路根据所述一组相位延迟信号中的第二相位延迟信号和第二十相位延迟信号得到所述时钟信号；
所述逻辑门电路包括：
第一非门，所述第一非门的输入端接收所述第二相位延迟信号；
与门，所述与门第一输入端耦接所述第一非门的输出端，所述与门的第二输入端接收所述第二十相位延迟信号，所述与门的输出端输出所述时钟信号。
13.根据权利要求12所述的环路滤波器，其特征在于，所述开关单元包括传输门，所述传输门的第一控制端接收所述时钟信号，所述传输门的第二控制端接收与所述时钟信号反相的反相时钟信号；
所述逻辑门电路还包括：第二非门，所述时钟信号经由所述第二非门生成所述反相时钟信号。
14.一种锁相环电路，其特征在于，包括权利要求1至13任一项所述的环路滤波器和电荷泵。
15.根据权利要求14所述的锁相环电路，其特征在于，还包括：
鉴频鉴相器，适于接收参考频率信号，所述鉴频鉴相器的输出端耦接至所述电荷泵的输入端；
压控振荡器，所述压控振荡器的输入端耦接所述环路滤波器的输出端，所述压控振荡器的输出端耦接所述锁相环电路的输出端并输出锁相信号；
分频器，所述分频器的输入端耦接所述压控振荡器的输出端，所述分频器适于对所述锁相信号进行分频，并将分频得到的反馈信号传输至所述鉴频鉴相器。
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