CN105634481B - 一种应用于分数分频锁相环的低杂散线性化电路结构 - Google Patents
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Abstract
本发明公开了一种应用于分数分频锁相环的低杂散线性化电路结构，包括：第一鉴频鉴相器、第一电荷泵、环路滤波器、压控振荡器、分频器、第二鉴频鉴相器和第二电荷泵；第二鉴频鉴相器的输出端连接第二电荷泵的输入端，第二鉴频鉴相器根据获取的两路参考信号产生具有相位差的UP3信号和DN2信号用于控制第二电荷泵产生第二偏置电流；环路滤波器的输入端分别连接第一电荷泵的输出端和第二电荷泵的输出端，第一偏置电流和第二偏置电流合路形成环路滤波器的输入电流，环路滤波器的输出端连接压控振荡器的输入端用于根据输入电流向压控振荡器输入电压信号。本发明不仅能消除由于PFD/CP的非线性性引起的噪声混叠效应，改善带内噪声，而且不会恶化参考杂散。
Description
技术领域
本发明涉及射频集成电路技术领域，尤其涉及一种应用于分数分频锁相环的低杂散线性化电路结构。
背景技术
在无线通信发射/接收机中，锁相环是一个重要的模块，它为数据的发射和接收提供时钟，其中电荷泵锁相环因其宽的捕获范围，是锁相环架构的首选。在电荷泵锁相环中，锁定时间是一个重要的指标，环路锁定时间由环路的带宽决定，宽的环路带宽对应着小的锁定时间，然而，环路带宽一般只能取参考信号频率的1/20～1/10，所以大的参考信号频率是设计快速锁定所必需的。对于多个通道(channel)的应用中，小的分辨率(resolution)是设计所追求的，但是在整数分频电荷泵锁相环中，通道的分辨率为参考信号的频率，所以小的参考频率才能实现好的分辨率，由此可知，整数分频锁相环中小的分辨率和小的锁定时间是一个矛盾。
然而，对于分数分频锁相环，即使使用大的参考频率也能实现小的分辨率，但是，相对于整数分频锁相环，分数分频锁相环中有更多的设计难点，其中一大难点是由于PFD/CP的非线性性引起的noise folding(噪声混叠)效应，噪声混叠效应将会导致带内噪声恶化，如附图1所示。消除PFD/CP的非线性，常用的方法采用固定偏置电流，如附图2所示，该偏置电流使环路锁定后PFD的输入信号波形REF和Div之间引入一个固定的相位差，该固定的相位差使PFD和CP传输特性的非线性区下移，从而避免了PFD和CP传输特性的非线性性。但是固定相位差会导致的电荷泵向环路滤波器周期性的充放电，从而使VCO的电压控制波形有较大的纹波，从而恶化了参考杂散。差的参考杂散也会对PLL环路输出波形的抖动(jitter)有明显贡献，所以，既能采用偏置电流消除PFD/CP的非线性引起的噪声混叠，又不会导致参考杂散恶化的线性化技术成了分数分频锁相环设计的追求目标。
发明内容
基于背景技术存在的技术问题，本发明提出了一种应用于分数分频锁相环的低杂散线性化电路结构。
本发明提出的一种应用于分数分频锁相环的低杂散线性化电路结构，包括：PFD/CP、复制PFD/CP、环路滤波器、压控振荡器和分频器；PFD/CP包括第一鉴频鉴相器和第一电荷泵；复制PFD/CP包括第二鉴频鉴相器和第二电荷泵；
第一鉴频鉴相器的第一输入端、第二鉴频鉴相器的第一输入端和第二输入端用于获取参考信号；压控振荡器的输出信号作为锁相环的输出信号；压控振荡器的输出端连接分频器的输入端，分频器的输出端连接第一鉴频鉴相器的输入端；
输出信号经过分频器产生分频信号并输入第一鉴频鉴相器；第一鉴频鉴相器的输出端连接第一电荷泵输入端，其根据参考信号和分频信号产生具有相位差的UP1信号和DN1信号；并根据UP1信号和DN1信号控制第一电荷泵产生第一偏置电流；
第二鉴频鉴相器的输出端连接第二电荷泵的输入端，第二鉴频鉴相器根据获取的两路参考信号产生具有相位差的UP3信号和DN2信号用于控制第二电荷泵产生第二偏置电流；
环路滤波器的输入端分别连接第一电荷泵的输出端和第二电荷泵的输出端，第一偏置电流和第二偏置电流合路形成环路滤波器的输入电流，环路滤波器的输出端连接压控振荡器的输入端用于根据输入电流向压控振荡器输入电压信号。
优选地，IUP1、IDN1之间的失配与IUP2、IDN2之间的失配相同，其中，IUP1为第一电荷泵的充电电流，IDN1为第一电荷泵的放电电流，IUP2为第二电荷泵的充电电流，IDN2为第二电荷泵的充电电流。
优选地，第二鉴频鉴相器中引入有第一延时单元用于对UP2信号和DN2信号延时输出。
优选地，第一延时单元的延时时间t0＝1ns。
优选地，第二鉴频鉴相器中引入有第二延时单元用于对第二鉴频鉴相器输出的UP2信号延时输出以获得与DN2信号不同脉冲宽度的UP3信号，并通过UP3信号和DN2信号控制第二电荷泵输出的第二偏置电流为脉冲电流。
优选地，第二延时单元的延时时间t1＝2ns。
优选地，还包括调制器，其输入端连接分频器的输出端，其输出端连接分频器的控制端；调制器根据分频器的输出信号控制分频器工作。
本发明提出了一种应用于分数分频锁相环的低杂散线性化电路结构，不仅能消除分数分频锁相环中由于非线性性引起的噪声折叠，而且该线性化技术不会使参考杂散恶化。本发明采用第二鉴频鉴相器PFD2和第二电荷泵CP2去产生第二偏置电流INET2，该第二偏置电流使环路锁定后第一鉴频鉴相器PFD1的输入信号即参考信号和分频信号之间引入一个固定的相位差，该固定的相位差使第一鉴频鉴相器PFD1/第一电荷泵CP1传输特性的非线性区下移，从而避免了第一鉴频鉴相器PFD1/第一电荷泵CP1传输特性的非线性性。在环路锁定后，由具有固定相位差的UP1信号和DN1信号控制第一电荷泵CP1充放电，假如忽略IUP1、IDN1之间的失配与IUP2、IDN2之间的失配，则第一电荷泵CP1产生的第一偏置电流INET1和第二电荷泵CP2产生的第二偏置电流INET2大小相等，即在环路滤波器上没有周期性的充放电过程，从而该线性化的技术不会使参考杂散恶化。
本发明提出了一种应用于分数分频锁相环的低杂散线性化电路结构，不仅能消除由于PFD/CP的非线性性引起的噪声混叠效应，使得PLL(锁相环)输出的带内噪声得到了改善，而且不会恶化参考杂散，使得PLL输出波形参考杂散很低。
附图说明
图1为由于CP充放电电流失配导致的PFD/CP传输特性非线性。
图2为采用固定偏置电流技术消除PFD/CP传输特性非线性性。
图3为采用脉冲偏置电流技术消除PFD/CP传输特性非线性性。
图4为提出的脉冲偏置电流线性化技术的电路框图。
图5为在没有线性化技术时PLL的输出噪声。
图6为采用固定偏置电流线性化技术时PLL的输出噪声及频谱图。
图7为采用脉冲偏置电流线性化技术时PLL的输出噪声及频谱图。
具体实施方式
参照图4，本发明提出的一种应用于分数分频锁相环的低杂散线性化电路结构，包括：PFD/CP、复制PFD/CP、环路滤波器、压控振荡器VCO、分频器Divider、调制器DSM(Delta-Sigma Modulator)。PFD/CP包括第一鉴频鉴相器PFD1和第一电荷泵CP1，复制PFD/CP包括第二鉴频鉴相器PFD2和第二电荷泵CP2。
第一鉴频鉴相器PFD1的第一输入端、第二鉴频鉴相器PFD2的第一输入端和第二输入端均与参考信号端连接用于获取参考信号FREF。压控振荡器VCO的输出信号作为锁相环的输出信号FOUT。压控振荡器VCO的输出端连接分频器Divider的输入端，分频器Divider的输出端分别连接第一鉴频鉴相器PFD1的输入端和调制器DSM的输入端，调制器DSM的输出端连接分频器Divider的控制端。
输出信号FOUT经过分频器Divider产生分频信号Div并输入第一鉴频鉴相器PFD1，调制器DSM根据分频器Divider的输出的信号Div对分频器Divider的分频比进行调节，从而实现分数分频。第一鉴频鉴相器PFD1的输出端连接第一电荷泵CP1输入端，其根据参考信号FREF和分频信号Div产生具有相位差的UP1信号和DN1信号，并根据UP1信号和DN1信号控制第一电荷泵CP1产生第一偏置电流INET1。
第二鉴频鉴相器PFD2的输出端连接第二电荷泵CP2的输入端，第二鉴频鉴相器PFD2根据获取的两路参考信号FREF产生具有相位差的UP3信号和DN2信号用于控制第二电荷泵CP2产生第二偏置电流INET2。
环路滤波器的输入端分别连接第一电荷泵CP1的输出端和第二电荷泵CP2的输出端，第一偏置电流INET1和第二偏置电流INET2合路形成环路滤波器的输入电流INET。环路滤波器的输出端连接压控振荡器VCO的输入端用于根据输入电流INET向压控振荡器VCO输入电压信号，压控振荡器VCO根据输入电压信号产生锁相环的输出信号FOUT。
本实施方式中，复制PFD/CP与PFD/CP的区别仅仅在于第二鉴频鉴相器PFD2相较于第一鉴频鉴相器PFD1引入了两个第二延时单元T1，故而由于使用复制PFD/CP，使得IUP1、IDN1之间的失配与IUP2、IDN2之间的失配相同，其中，IUP1为第一电荷泵CP1的充电电流，IDN1为第一电荷泵CP1的放电电流，IUP2为第二电荷泵CP2的充电电流，IDN2为第二电荷泵CP2的充电电流。
本实施方式中，第二鉴频鉴相器PFD2包括第一触发器DFF1、第二触发器DFF2、第一延时单元T0、相位比较器和两个第二延时单元T1。第二鉴频鉴相器PFD2包括第一输出端子和第二输出端子。第二鉴频鉴相器PFD2的结构为：第一触发器DFF1的输出端和第二触发器DFF2的输出端均通过第一延时单元T0'连接相位比较器的输入端，第二触发器DFF2与第一延时单元T0之间还串联有一个第二延时单元T1，第一输出端子通过一个第二延时单元T1分别连接第一触发器DFF1输出端和相位比较器的第一输出端，第二输出端子分别连接第二触发器DFF2的输出端和相位比较器的第二输出端。
本实施方式中，第二鉴频鉴相器PFD2与第一鉴频鉴相器PFD1的区别仅仅在于引入了两个第二延时单元T1，使得控制第二电荷泵CP2的充放电的脉冲信号UP3信号和DN2信号的宽度不一样，从而使第二电荷泵CP2输出的电流Inet2为脉冲电流，用产生的脉冲电流Inet2去消除第一鉴频鉴相器PFD1和第一电荷泵CP1的传输特性非线性，在环路锁定时，第一鉴频鉴相器PFD1控制第一电荷泵CP1产生脉冲电流Inet1去动态地补偿电流Inet2，则流入环路滤波器的电流为0，所以这种脉冲偏置电流消除PFD/CP非线性的技术不会恶化参考杂散，具体可参照图3。
本实施方式中，第一延时单元T0对应的延时时间为t0，第二延时单元T1对应的延时时间为t1。第二鉴频鉴相器PFD2的第一触发器DFF1和第二触发器DFF2均接入参考信号，通过在第二鉴频鉴相器PFD2中引入第一延时单元T0，且只要t0足够大，第二鉴频鉴相器PFD2的死区效应就可以消除。在第二鉴频鉴相器PFD2中引入第二延时单元T1，使得第二鉴频鉴相器PFD2产生的控制信号UP3信号的波形的上升沿时间比DN2信号的上升沿时间落后t1，因此产生的控制信号DN2信号的脉冲宽度为t0+t1，UP3信号的脉冲宽度为t0。
利用第二鉴频鉴相器PFD2产生的UP3信号和DN2信号去控制第二电荷泵CP2充放电，第二电荷泵CP2充放电电流相等，即IUP2＝IDN2，则第二电荷泵CP2在一个周期内的平均放电电流即第二偏置电流INET2＝(T1/TREF)*IDN2，则环路锁定后第一鉴频鉴相器PFD1的输入波形REF信号波形和Div信号波形之间会引入一个固定的相位差，该固定的相位差使第一鉴频鉴相器PFD1和第一电荷泵CP1传输特性的非线性区下移，从而避免了第一鉴频鉴相器PFD1和第一电荷泵CP1传输特性的非线性性。
第一电荷泵CP1的充放电电流与第二电荷泵CP2的相等(IUP1＝IDN1＝IUP2＝IDN2)，则引入的固定相位差为t1，由于第一鉴频鉴相器PFD1和第二鉴频鉴相器PFD2采用相同的参考信号，则环路锁定后由第一鉴频鉴相器PFD1的固定相位差引起的第一电荷泵CP1充电电流和第二电荷泵CP2产生的放电偏置电流相等，即流入环路滤波器的电流之和为0，即INET＝INET1+INET2＝0，在环路滤波器上没有周期性的充放电过程，因此该线性化的技术不会使参考杂散恶化。
本实施方式提出了一种应用于分数分频锁相环的低杂散线性化电路结构，不仅能消除分数分频锁相环中由于非线性性引起的噪声混叠，而且该线性化技术不会使参考杂散恶化。本实施方式采用第二鉴频鉴相器PFD2和第二电荷泵CP2去产生第二偏置电流INET2，该第二偏置电流使环路锁定后第一鉴频鉴相器PFD1的输入信号即参考信号FREF和分频信号Div之间引入一个固定的相位差，该固定的相位差使第一鉴频鉴相器PFD1/第一电荷泵CP1传输特性的非线性区下移，从而避免了第一鉴频鉴相器PFD1/第一电荷泵CP1传输特性的非线性性。在环路锁定后，由具有固定相位差的UP1信号和DN1信号控制第一电荷泵CP1充放电，假如IUP1＝IDN1＝IUP2＝IDN2，则第一电荷泵CP1产生的第一偏置电流INET1和第二电荷泵CP2产生的第二偏置电流INET2大小相等，即在环路滤波器上没有周期性的充放电过程，从而该线性化的技术不会使参考杂散恶化。
本实施方式提出了一种应用于分数分频锁相环的低杂散线性化电路结构，不仅能消除由于PFD/CP的非线性性引起的噪声混叠效应，使得PLL(锁相环)输出的带内噪声得到了改善，而且不会恶化参考杂散，使得PLL输出波形参考杂散很低。
以下为了更直观地阐述本发明的有益效果，利用cppsim软件进行系统级仿真，将本发明与传统的固定偏置电流线性化技术进行对比。
本实施方式中，t0＝1ns，t1＝2ns，分数分频锁相环的环路参数如下表1所示：
表1分数分频锁相环的环路参数表
| 中心频率(Center frequency) | 2.4GHz |
| VCO相位噪声(VCO phase noise) | -120dBc/Hz@1MHz |
| 环路带宽(Loop bandwidth) | 300KHz |
| 参考频率(Reference frequency) | 55.25MHz |
| (DSM) | 3-order MASH 1-1-1 |
| 环路滤波器(Loop filter) | 2-order passive RC filter |
| VCO增益(VCO gain(KVCO)) | 50MHz/V |
| 电流(ICP) | 100uA |
为了说明PFD/CP的非线性对PLL的带内噪声恶化，考虑PFD/CP的非线性仅由CP的充放电电流UP/DN失配引起，不同的UP/DN失配对应的PLL的输出噪声如附图5所示，从附图5可知，电荷泵的UP/DN失配越大，PLL输出噪声的带内噪声恶化越严重。
为了验证传统的固定偏置电流线性化技术(如图2所示)，电荷泵的充放电电流(UP/DN)失配选为％8，采用固定偏置电流线性化技术和没有采用线性化技术的PLL输出噪声及频谱如图6所示，从附图6可知，采用固定偏置电流线性化技术能消除噪声混叠效应，使PLL输出的带内噪声得以改善，但是该固定偏置电流恶化了参考杂散。
为了比较本专利提出的线性化技术，电荷泵的失配均选为％8，本专利提出的线性化技术和没有采用线性化技术的PLL输出噪声及频谱如图7所示，从附图7可知，采用固定偏置电流线性化技术也能消除噪声混叠效应，并且参考杂散没有被恶化。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，根据本发明的技术方案及其发明构思加以等同替换或改变，都应涵盖在本发明的保护范围之内。
Claims (6)
1.一种应用于分数分频锁相环的低杂散线性化电路结构，其特征在于，包括：PFD/CP、复制PFD/CP、环路滤波器、压控振荡器VCO和分频器Divider；PFD/CP包括第一鉴频鉴相器PFD1和第一电荷泵CP1；复制PFD/CP包括第二鉴频鉴相器PFD2和第二电荷泵CP2；
第一鉴频鉴相器PFD1的第一输入端、第二鉴频鉴相器PFD2的第一输入端和第二输入端用于获取参考信号FREF；压控振荡器VCO的输出信号作为锁相环的输出信号FOUT；压控振荡器VCO的输出端连接分频器Divider的输入端，分频器Divider的输出端连接第一鉴频鉴相器PFD1的第二输入端；
输出信号FOUT经过分频器Divider产生分频信号Div并输入第一鉴频鉴相器PFD1；第一鉴频鉴相器PFD1的输出端连接第一电荷泵CP1输入端，其根据参考信号FREF和分频信号Div产生具有相位差的UP1信号和DN1信号；并根据UP1信号和DN1信号控制第一电荷泵CP1产生第一偏置电流INET1；
第二鉴频鉴相器PFD2的输出端连接第二电荷泵CP2的输入端，第二鉴频鉴相器PFD2根据获取的两路参考信号FREF产生具有相位差的UP3信号和DN2信号用于控制第二电荷泵CP2产生第二偏置电流INET2；
环路滤波器的输入端分别连接第一电荷泵CP1的输出端和第二电荷泵CP2的输出端，第一偏置电流INET1和第二偏置电流INET2合路形成环路滤波器的输入电流INET，环路滤波器的输出端连接压控振荡器VCO的输入端用于根据输入电流INET向压控振荡器VCO输入电压信号。
2.如权利要求1所述的应用于分数分频锁相环的低杂散线性化电路结构，其特征在于，IUP1、IDN1之间的失配与IUP2、IDN2之间的失配相同；IUP1为第一电荷泵CP1的充电电流，IDN1为第一电荷泵CP1的放电电流，IUP2为第二电荷泵CP2的充电电流，IDN2为第二电荷泵CP2的充电电流。
3.如权利要求2所述的应用于分数分频锁相环的低杂散线性化电路结构，其特征在于，第一鉴频鉴相器PFD1与第二鉴频鉴相器PFD2中的第一延时单元T0的延时时间t0＝1ns。
4.如权利要求3所述的应用于分数分频锁相环的低杂散线性化电路结构，其特征在于，第二鉴频鉴相器PFD2中引入有第二延时单元T1用于对第二鉴频鉴相器PFD2输出的UP2信号延时输出以获得与DN2信号不同脉冲宽度的UP3信号，并通过UP3信号和DN2信号控制第二电荷泵CP2输出的第二偏置电流INET2为脉冲电流。
5.如权利要求4所述的应用于分数分频锁相环的低杂散线性化电路结构，其特征在于，第二延时单元T1的延时时间t1＝2ns。
6.如权利要求1-5中任一项所述的应用于分数分频锁相环的低杂散线性化电路结构，其特征在于，还包括调制器DSM，其输入端连接分频器Divider的输出端，其输出端连接分频器Divider的控制端；调制器DSM根据分频器Divider的输出信号控制分频器Divider工作。
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