CN110572150A - 时钟产生电路及时钟产生方法 - Google Patents

时钟产生电路及时钟产生方法 Download PDF

Info

Publication number
CN110572150A
CN110572150A CN201910288710.1A CN201910288710A CN110572150A CN 110572150 A CN110572150 A CN 110572150A CN 201910288710 A CN201910288710 A CN 201910288710A CN 110572150 A CN110572150 A CN 110572150A
Authority
CN
China
Prior art keywords
current
voltage
control
resistive element
unit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201910288710.1A
Other languages
English (en)
Other versions
CN110572150B (zh
Inventor
吴旻庭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
M31 Technology Corp
Original Assignee
M31 Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by M31 Technology Corp filed Critical M31 Technology Corp
Publication of CN110572150A publication Critical patent/CN110572150A/zh
Application granted granted Critical
Publication of CN110572150B publication Critical patent/CN110572150B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • H03F3/45183—Long tailed pairs
    • H03F3/45188—Non-folded cascode stages
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
    • H03H7/01—Frequency selective two-port networks
    • H03H7/06—Frequency selective two-port networks including resistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H03L7/0893—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump the up-down pulses controlling at least two source current generators or at least two sink current generators connected to different points in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H03L7/0895—Details of the current generators
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/129—Indexing scheme relating to amplifiers there being a feedback over the complete amplifier
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/144—Indexing scheme relating to amplifiers the feedback circuit of the amplifier stage comprising a passive resistor and passive capacitor
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/165—A filter circuit coupled to the input of an amplifier
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45116—Feedback coupled to the input of the differential amplifier
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45512—Indexing scheme relating to differential amplifiers the FBC comprising one or more capacitors, not being switched capacitors, and being coupled between the LC and the IC
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45526—Indexing scheme relating to differential amplifiers the FBC comprising a resistor-capacitor combination and being coupled between the LC and the IC
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
    • H03L2207/06—Phase locked loops with a controlled oscillator having at least two frequency control terminals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/0807—Details of the phase-locked loop concerning mainly a recovery circuit for the reference signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

一种时钟产生电路及其产生方法，包含电荷泵单元、低通滤波单元、电压至电流转换单元、及电流控制时钟产生器，可应用于锁相回路、锁频回路、时钟数据恢复电路或延迟锁定回路。该电荷泵单元产生第一泵电流。该低通滤波单元产生第一控制电压且提供第一电阻值。该电压至电流转换单元产生控制电流且提供第二电阻值。该电流控制时钟产生器产生输出时钟信号。通过该第一泵电流与该控制电流的大小的比值，及该第二电阻值对该第一电阻值的比值保持常数，使得该时钟产生电路的回路频宽能够不受制程、温度及电压的影响保持固定。

Description

时钟产生电路及时钟产生方法
技术领域
本发明涉及一种时钟产生电路及方法，特别是涉及一种具有不受制程、电压及温度(简称PVT)影响的回路频宽的时钟产生电路及时钟产生方法。
背景技术
锁相回路(Phase-Locked Loop；PLL)、锁频回路(Frequency-Locked Loop；FLL)、时钟数据恢复电路(Clock and Data Recovery Circuit；CDR)、或延迟锁定回路(Delay-Locked Loop；DLL)等时钟产生器已广泛应用于各种不同领域的集成电路的设计中。在设计上述时钟产生器时，其回路频宽(Loop Bandwidth)是一项重要的设计参数，回路频宽会影响回路的各项表现，如稳定度、锁定速度、杂讯等，通常会将回路频宽设计在输入时钟信号频率的十分之一到百分之一间。因此，在每个不同的应用规格中，设计者都必须重新设计回路参数来满足回路频宽的要求，增加了许多设计上的负担。再者，当集成电路在生产及运作时，都会面临制程(Process)、电压(Voltage)及温度(Temperature)等三种PVT参数的漂移(Variation)问题，导致回路频宽因漂移而影响回路表现，甚至超出允许的范围，使得回路不稳定而无法运作。因此，如何解决习知的各种时钟产生器的回路频宽的设计问题，便成为一个重要的课题。
发明内容
本发明的目的在于提供一种具有不受制程、电压及温度影响的回路频宽的时钟产生电路及时钟产生方法。
本发明的一个观点揭示一种时钟产生电路，其相关的回路频宽不受制程、电压、温度(PVT)的影响，该时钟产生电路包含电荷泵单元、低通滤波单元、电流控制时钟产生器、及电压至电流转换单元。
该电荷泵单元在其输出端上提供第一泵电流。该低通滤波单元耦接该电荷泵单元的该输出端，该低通滤波单元在其输出端上根据该第一泵电流建立第一控制电压。该电压至电流转换单元耦接该低通滤波单元的该输出端、该电流控制时钟产生器及该电荷泵单元，并提供控制电流至该电流控制时钟产生器。其中，该低通滤波单元包括第一电阻性元件，该电压至电流转换单元包括第二电阻性元件。
在一些实施态样中，该控制电流的大小由该第一控制电压及该电压至电流转换单元的该第二电阻性元件所决定。
在另一些实施态样中，该电压至电流转换单元更进一步提供第一参考电流，其中，该第一参考电流的大小及该控制电流的大小保持在常数比值。
在另一些实施态样中，该低通滤波单元的该第一电阻性元件的电阻值及该电压至电流转换单元的该第二电阻性元件的电阻值保持在常数比值。
在另一些实施态样中，该第一泵电流的大小及该第一参考电流的大小保持在常数比值。
在另一些实施态样中，该电荷泵单元还接收第一差值信号，且回应该第一差值信号及该第一参考电流产生该第一泵电流，该第一泵电流的大小及该第一参考电流的大小保持在常数比值。该低通滤波单元的该第一电阻性元件提供与该时钟产生电路相关的回路频宽相关的第一电阻值。
该电压至电流转换单元根据该第一控制电压及该第二电阻性元件产生该控制电流及该第一参考电流，其中，该第一参考电流的大小对该控制电流的大小的比值是常数，再者，该第二电阻性元件提供与该时钟产生电路的回路频宽相关的第二电阻值，且该第二电阻值对该第一电阻值的比值是常数。该电流控制时钟产生器耦接该电压至电流转换单元以接收该控制电流，且根据该控制电流产生输出时钟信号。
于是，本发明的另一观点，提供一种时钟产生方法，适用于时钟产生电路，其相关的回路频宽不受制程、电压、温度(PVT)影响，该时钟产生电路包含电荷泵单元、低通滤波单元、电压至电流转换单元、及电流控制时钟产生器。
该低通滤波单元耦接该电荷泵单元的输出端，且包括第一电阻性元件。该电压至电流转换单元耦接该电荷泵单元及该低通滤波单元的输出端，且包括第二电阻性元件。该电流控制时钟产生器耦接该电压至电流转换单元。
该时钟产生方法包含：通过该电荷泵单元接收第一差值信号，且在其输出端上提供第一泵电流；通过该低通滤波单元在其输出端上根据该第一泵电流建立第一控制电压；通过该电压至电流转换单元提供控制电流。
在一些实施态样中，该控制电流是根据该第一控制电压及该电压至电流转换单元的该第二电阻性元件而产生。
在另一些实施态样中，该低通滤波单元的该第一电阻性元件及该电压至电流转换单元的该第二电阻性元件的电阻值保持在常数比值。
在另一些实施态样中，该第一泵电流的大小及该控制电流的大小保持在常数比值。
在另一些实施态样中，该电荷泵单元接收第一差值信号并提供第一泵电流，该第一泵电流的大小与该控制电流的大小保持在常数比值；该低通滤波单元的该第一电阻性元件提供与该时钟产生电路相关的回路频宽的第一电阻值，并根据该第一泵电流建立第一控制电压；该电压至电流转换单元根据该第一控制电压及该第二电阻性元件产生该控制电流；该第二电阻性元件提供与该时钟产生电路相关的回路频宽的第二电阻值；其中，该第二电阻值对该第一电阻值的比值是常数；及通过该电流控制时钟产生器根据该控制电流产生输出时钟信号。
本发明的有益的效果在于：该时钟产生电路及该时钟产生方法通过该电压至电流转换单元的该第二电阻性元件，及该低通滤波单元的该第一电阻性元件的设计，使得其回路频宽不受制程、电压、温度(PVT)的影响。更详细地说，通过该第二电阻性元件的该第二电阻值及该第一电阻性元件的该第一电阻值的比值保持常数，且该第一泵电流所根据的该第一参考电流及该电压至电流转换单元的该控制电流的大小的比值保持常数，使得该时钟产生电路所应用的锁相回路、锁频回路、时钟数据恢复电路、或延迟锁定回路的回路频宽都能保持常数的关系因而不受制程、温度及电压的影响。
附图说明
图1是一个方块图，说明本发明回路频宽不受影响的时钟产生电路应用于一个锁相回路的态样；
图2是一个电路图，说明本发明的一个第一实施例；
图3是一个电路图，说明本发明的一个第二实施例；
图4是一个电路图，示例性地说明该第二实施例的一个第一运算放大器及一个第二电阻性元件；
图5是一个电路图，说明本发明的一个第三实施例；
图6是一个电路图，说明本发明的一个第四实施例；
图7是一个电路图，说明本发明的一个第五实施例；
图8是一个电路图，说明本发明的一个第六实施例；
图9是一个电路图，说明本发明的一个第七实施例；
图10是一个方块图，说明本发明回路频宽不受影响的时钟产生电路应用于一个时钟数据恢复电路的态样；
图11是一个方块图，说明本发明回路频宽不受影响的时钟产生电路应用于一个延迟锁定回路的态样；
图12是一个方块图，说明本发明回路频宽不受影响的时钟产生电路应用于一个频率锁定回路的态样；及
图13是一个流程图，说明本发明时钟产生方法的步骤。
具体实施方式
下面结合附图及实施例对本发明进行详细说明。
在本发明被详细描述前，应当注意在以下的说明内容中，相同功能的元件是以相同的编号来表示。
第一实施例
请参阅图1，是为本发明时钟产生电路100的第一实施例，包含一个电荷泵(ChargePump；CP)单元1、一个低通滤波(Low-Pass Filter；LPF)单元2、一个电压至电流转换单元(V-I Converter)3、及一个电流控制时钟产生器,在此，电流控制时钟产生器以电流控制振荡器(Current Controlled Oscillator；CCO)4为例来说明，其中该电荷泵单元1可耦接一个相位侦测器(Phase Detector；PD)6，且该电流控制振荡器4可耦接一个除频电路(Frequency Divider)5，据以形成一个锁相回路(PLL)。
该除频电路5接收一个输出时钟信号FOUT，并产生一个除频时钟信号FFBK，且该输出时钟信号FOUT的频率除以该除频时钟信号FFBK的频率等于一个预定数值，该预定数值例如是一个正整数或是分数。该相位侦测器6接收一个输入时钟信号FIN(即时钟参考信号)，并耦接该除频电路5以接收该除频时钟信号FFBK，且该相位侦测器6比较该输入时钟信号FIN及该除频时钟信号FFBK间的相位差，以产生一个与该相位差大小有关的一个第一差值信号VD1。
请参阅图1与图2，该电荷泵单元1包括一个第一电荷泵11及一个输出端10，并接收该第一差值信号VD1及一个第一参考电流Iref1，且回应该第一差值信号VD1及该第一参考电流Iref1在其输出端10上提供一个第一泵电流ICP1。该低通滤波单元2包括一个输出端20，并耦接该电荷泵单元1的该输出端10。该第一泵电流ICP1在该低通滤波单元2的该输出端20上建立一个第一控制电压VC1。该电压至电流转换单元3耦接该低通滤波单元2的该输出端20，并提供一个控制电流ICCO至该电流控制振荡器4，且提供该第一参考电流Iref1至该电荷泵单元1。更详细地说，该第一泵电流ICP1的大小对该第一参考电流Iref1的大小的比值是常数。
该低通滤波单元2还包括一个第一滤波器21。该第一滤波器21包含一个第一电阻性元件RZ、一个第一电容性元件CZ、及一个第二电容性元件CP，以接收该第一泵电流ICP1，并输出产生该第一控制电压VC1。该第一电阻性元件RZ的电阻值等于一个第一电阻值。
请再参考图2，在本实施例中，该第一滤波器21的该第一电阻性元件RZ及该第一电容性元件CZ串联于该第一电荷泵11及一个接地点间，且该第二电容性元件CP与串联的该第一电阻性元件RZ及该第一电容性元件CZ并联。在本实施例中，由于该低通滤波单元2的该输出端20耦接(如直接电气连接)到该电荷泵单元1的该输出端10，所以该输出端10上的一个第一输出电压VCP相同于该输出端20上的该第一控制电压VC1。而在其他实施例中，例如因为该第一滤波器21所包含的元件不同，该低通滤波单元2的该输出端20也可以没有耦接(如间接电气连接)到该电荷泵单元1的该输出端10，使得该输出端10上的第一输出电压VCP可以不同于该输出端20上的该第一控制电压VC1。
请再参考图2，在本实施例中，该电压至电流转换单元3包括一个第一电压至电流转换器31，该第一电压至电流转换器31耦接该低通滤波单元2的该输出端20，以接收来自该低通滤波单元2输出的该第一控制电压VC1，并根据该第一控制电压VC1，以产生该控制电流ICCO及该第一参考电流Iref1，并将该第一参考电流Iref1回馈给该电荷泵单元1。该第一电压至电流转换器31包含一个第一晶体管M11、一个第二电阻性元件KVI1、及一个电流镜311。
其中，该第一晶体管M11包括一个栅极端、一个漏极端、及一个源极端，该栅极端耦接该低通滤波单元2的该第一滤波器21的输出端20以接收该第一控制电压VC1。该第二电阻性元件KVI1耦接于该第一晶体管M11的该源极端及该接地点间，其电阻值等于该第二电阻值。该电流镜311耦接该第一晶体管M11的该漏极端，并产生该控制电流ICCO及该第一参考电流Iref1。举例来说，该电流镜311至少包括一个第二晶体管M12、一个第三晶体管M13、及一个第四晶体管M14，但不在此限。
其中，该第二晶体管M12包括一个栅极端、一个接收一个电源电压的源极端、及一个耦接该栅极端的漏极端，该漏极端还耦接该第一
晶体管M11的该漏极端。其中该第三晶体管M13包括一个耦接该第二晶体管M12的该栅极端的栅极端、一个接收该电源电压的源极端、及一个耦接该电流控制振荡器4且提供该控制电流ICCO的漏极端。其中该第四晶体管M14包括一个耦接该第三晶体管M13的该栅极端的栅极端、一个接收该电源电压的源极端、及一个耦接该电荷泵单元1且提供该第一参考电流Iref1的漏极端。
因此，该第一参考电流Iref1的大小及该控制电流ICCO的大小都取决于该第一控制电压VC1的大小及该第二电阻性元件KVI1的电阻值，且该第一参考电流Iref1的大小被设计成对该控制电流ICCO的大小的比值是常数。更详细地说，在集成电路的设计中，通过将该电流镜311的该第二晶体管M12、该第三晶体管M13、及该第四晶体管M14作适当的布局(Layout)，例如可以同单位大小的晶体管作布局，则该第一参考电流Iref1的大小对该控制电流ICCO的大小的比值就能够不受制程、电压及温度(PVT)影响而保持是固定的常数。
再者，在本实施例中，该第一电压至电流转换器31的该第二电阻性元件KVI1与该低通滤波单元2的该第一电阻性元件RZ都是同一种类型的主动式或被动式的电阻器，且两者皆具有与该锁相回路的回路频宽(Loop Bandwidth)相关的电阻值。只要在集成电路的设计中，通过将该第一电阻性元件RZ及该第二电阻性元件KVI1作适当的布局，例如以同单位大小的电阻作布局，则两者的电阻比值就能够不受制程、温度及电压影响而保持是固定的常数。
另要补充说明的是：虽然在本实施例中，该第一晶体管M11是一种NMOS晶体管，该第二至该第四晶体管M12～M14则是一种PMOS晶体管，但孰悉该技术领域的通常知识者也能明白该第一晶体管M11也可以是PMOS晶体管，而该第二至该第四晶体管M12～M14则是NMOS晶体管，且也可将所耦接的电源电压及接地作简单地改变，或者，该第一至第四晶体管M11～M14也可以是其他种类的晶体管元件，不在此限。此外，该第一电容性元件CZ及该第二电容性元件CP在集成电路的设计中，例如可以采用金属与金属间的平板电容，或者，采用以晶体管为等效电容等方式来实现，但不限于此。
再者，在本实施例中，该电流控制振荡器4耦接该电压至电流转换单元3的该第一电压至电流转换器31，以接收该控制电流ICCO，且该电流控制振荡器4根据该控制电流ICCO产生该输出时钟信号FOUT。举例来说，该输出时钟信号FOUT的频率大小正比于该控制电流ICCO的大小，当该控制电流ICCO越大时，该输出时钟信号FOUT的频率越高，相反地亦然。
该锁相回路(PLL)的回路频宽fBW如下列公式(1)，其中，ICP1是该第一泵电流，N是该除频电路5的除数，即该输出时钟信号FOUT的频率除以该除频时钟信号FFBK的频率所等于的该预定数值，KCCO是该电流控制振荡器4的转换增益(即该输出时钟信号FOUT的频率大小对该控制电流ICCO的大小的比值)，RZ是该第一电阻性元件，KVI1是该第二电阻性元件，FIN是该输入时钟信号，M及β都是常数。
由上列的公式(1)可知，M是该控制电流ICCO的大小对该第一泵电流ICP1的大小的电流比值，β是该第一电阻性元件RZ对该第二电阻性元件KVI1的电阻比值。在本实施例中，由于M及β皆不受制程、温度及电压影响而保持常数，所以使得该回路频宽fBW也不受制程、温度及电压影响而与该输入时钟信号FIN的频率保持固定的常数关系。
第二实施例
请参阅图1与图3，是本发明的第二实施例，是自第一实施例衍生而来，其中该电压至电流转换单元3包含一个第一电压至电流转换器32，其包含一个第一运算放大器(Operational Amplifier；OP)321及一个第二电阻性元件KVI1。
该第一运算放大器321包括一个正输入端、一个负输入端、及一个耦接该负输入端的输出端，并还耦接到该电荷泵单元1的该第一电荷泵11。该第一运算放大器321是作为一个单增益缓冲器来使用，通过该正输入端耦接该低通滤波单元2的该第一滤波器21，以接收该第一控制电压VC1，并通过其输出端耦接该第二电阻性元件KVI1以产生该控制电流ICCO，并产生供该电荷泵单元1接收的该第一参考电流Iref1。
请再参阅图3与图4，图4是进一步地说明该第一运算放大器321可属于一种两级式运算放大器，该第一运算放大器321包含一个第一级电路322、一个第二级电路323、及一个晶体管M36。该第一级电路322的作用在于提供高增益(High Gain)，且该第二级电路323的作用在于提供高摆幅(High Swing)。举例来说，该第一级电路322包括多个晶体管M31～M34及一个参考电流源ISS，所述晶体管M31～M32的所述栅极端分别是该第一运算放大器321的该正输入端Vinp及该负输入端Vinn，以分别接收图3所示的该第一控制电压VC1及一个电压VC'。该第二级电路323包括一个补偿电容器C1、一个晶体管M35、及一个参考电流源Ibias。该晶体管M35所产生的电流分流成该控制电流ICCO及流过该参考电流源Ibias的电流，因此，通过电路设计的安排，使得该控制电流ICCO远大于流过该参考电流源Ibias的电流，则该晶体管M35所产生的电流可以被视为等于该控制电流ICCO。再通过该二晶体管M35、M36在集成电路中作适当的布局，例如以同单位大小的晶体管作布局，则该第一参考电流Iref1的大小对该控制电流ICCO的大小的比值就能够不受制程、温度及电压影响而保持是固定的常数。
请参阅图3，该第二电阻性元件KVI1包括一个耦接该第一运算放大器321的该输出端的第一端，及一个耦接该电流控制振荡器4的第二端。该控制电流ICCO经由该第二电阻性元件KVI1流到该电流控制振荡器4。在本实施例中，该第二电阻性元件KVI1的电阻值等于该第二电阻值。
在本实施例中，该回路频宽与该第一实施例相同。此外，该第二电阻性元件KVI1及该第一电阻性元件RZ都是类型相同的电阻器。此外，只要能够提供高增益及高摆幅功用的运算放大器，都能满足本发明的需求。
第三实施例
请参阅图1与图5，图5是本发明的第三实施例，是自第二实施例衍生而来，在本实施例中，该低通滤波单元2的该第一滤波器21与该电压至电流转换单元3的该第一电压至电流转换器33是共用同一个运算放大器，即该第一运算放大器331，其设计方式与该第二实施例的该第一运算放大器321相同。虽本实施例是公开共用同一个运算放大器，然该第一滤波器21及该第一电压至电流转换器33也可以分别使用不同的运算放大器，其设计方式与本实施例的该第一运算放大器321相同。
该第一运算放大器331包括一个接收一个参考电压的正输入端与一个耦接该第一电荷泵11以接收该第一输出电压VCP的负输入端及一个输出端。该参考电压通常介于该电源电压及该接地点的电位间，以使该第一运算放大器331操作在一个预定的偏压条件。
请再参阅图1与图5，该第二电阻性元件KVI1包括一个耦接该第一运算放大器331的该输出端的第一端，及一个耦接该电流控制振荡器4的第二端，该控制电流ICCO经由该第二电阻性元件KVI1流到该电流控制振荡器4。在本实施例中，该第二电阻性元件KVI1的电阻值等于该第二电阻值。
请再参阅图5，该低通滤波单元2的该第一滤波器21的该第一电阻性元件RZ及该第一电容性元件CZ串联于该第一运算放大器331的该负输入端及该输出端间，该第二电容性元件CP也耦接于该第一运算放大器331的该负输入端及该输出端间。在本实施例中，该回路频宽与该第一实施例相同。
第四实施例
请参阅图1与图6，图6是本发明的第四实施例，是自第一实施例衍生而来，在本实施例中，该电荷泵单元1包含两个电荷泵单元，也就是说，除了包括该第一电荷泵11及该输出端10外，还包括另一个第二电荷泵12及另一个输出端13。该低通滤波单元2还包含另一个输出端23，且将原第一实施例中的滤波器拆解成本实施例的一个第一滤波器21及一个第二滤波器22，并分别在该二输出端20、23上建立一个第一控制电压VC1与一个第二控制电压VC2，且如图6所示该两滤波器21、22所包含的元件也不相同。此外，该电压至电流转换单元3包括一个第一电压至电流转换器34与一个第二电压至电流转换器35，分别耦接上述对应的两滤波器22、21。该两电压至电流转换器34、35分别产生一个第一控制电流ICCO1及一个第二控制电流ICCO2，而该电流控制振荡器4所接收的该控制电流ICCO等于该第一控制电流ICCO1加上该第二控制电流ICCO2。
在本实施例中，该第二电荷泵12与该第一电荷泵11的作用方式相似，并耦接该相位侦测器6，以接收该第一差值信号VD1，该第二电荷泵12还接收一个第二参考电流Iref2，且回应该第一差值信号VD1及该第二参考电流Iref2产生该第二泵电流ICP2，该第一电荷泵11在此不再赘述。另外，该第二参考电流Iref2等于第一参考电流Iref1，然本发明也适用于两个不同大小的参考电流Iref2、Iref1分别流入该第二电荷泵12与该第一电荷泵11。
该低通滤波单元2的该第一滤波器21包含该第一电阻性元件RZ及该第二电容性元件CP，且两者相互并联且位于该电荷泵单元1的该输出端10及一个接地点间，以接收该第一泵电流ICP1，并产生该第一控制电压VC1。该第一电阻性元件RZ的电阻值等于该第一电阻值。该第二滤波器22的该第一电容性元件CZ耦接于该电荷泵单元1的该输出端13及该接地点间，以接收该第二泵电流ICP2，并产生该第二控制电压VC2。
该第一电压至电流转换器34耦接该低通滤波单元2的该输出端23，以接收该第二控制电压VC2，并产生该第一控制电流ICCO1及该第一参考电流Iref1。此外，该第一电压至电流转换器34包含一个第一晶体管M21、一个第二电阻性元件KVI1及一个第一电流镜341。其中该第一晶体管M21包括一个栅极端、一个漏极端、及一个源极端，该栅极端耦接该低通滤波单元2的该第二滤波器22的输出端23，以接收该第二控制电压VC2。其中该第二电阻性元件KVI1耦接于该第一晶体管M21的该源极端及该接地点间，该第二电阻性元件KVI1的电阻值等于该第二电阻值。其中该第一电流镜341耦接该第一晶体管M21的该漏极端，并产生该第一控制电流ICCO1及该第一参考电流Iref1。举例来说，该第一电流镜341包括一个第二晶体管M22、一个第三晶体管M23及一个第四晶体管M24，但不在此限。在本实施例中，由于该第一电流镜341与该第一实施例的该电流镜311的设计方式相同，在此不再赘述。
该第二电压至电流转换器35耦接该低通滤波单元2的该输出端20，以接收该第一控制电压VC1，并产生该第二控制电流ICCO2。该第二电压至电流转换器35包含一个第五晶体管M25、一个第三电阻性元件KVI2、及一个第二电流镜351。其中该第五晶体管M25包括一个栅极端、一个漏极端、及一个源极端，该栅极端耦接该低通滤波单元2的输出端20，以接收该第一控制电压VC1。其中该第三电阻性元件KVI2耦接于该第五晶体管M25的该源极端及该接地点间。其中该第二电流镜351耦接该第五晶体管M25的该漏极端，并产生该第二控制电流ICCO2。举例来说，该第二电流镜351包括一个第六晶体管M26及一个第七晶体管M27，但不在此限。该第六晶体管M26包括一个栅极端、一个接收该电源电压的源极端、及一个耦接该栅极端的漏极端，该漏极端还耦接该第五晶体管M25的该漏极端。该第七晶体管M27，包括一个耦接该第六晶体管M26的该栅极端的栅极端、一个接收该电源电压的源极端、及一个产生该第二控制电流ICCO2的漏极端。
该电流控制振荡器4根据该第一控制电流ICCO1及该第二控制电流ICCO2产生该输出时钟信号FOUT。举例来说，该输出时钟信号FOUT的频率大小正比于该第一控制电流ICCO1及该第二控制电流ICCO2的和(即ICCO)的大小，当该第一控制电流ICCO1及该第二控制电流ICCO2的和越大时，该输出时钟信号FOUT的频率越高，相反地亦然。在该第四实施例中，该锁相回路的回路频宽是与公式(1)相同，最重要的是只要同样地保持M与β都是不受制程、温度及电压影响的常数时，则该输入时钟信号FIN的频率及该回路频宽就能保持固定的常数关系。
另外要补充说明的是：因为该第二电荷泵12所接收的该第二参考电流Iref2及该第二电压至电流转换器35的该第三电阻性元件KVI2随着制程、温度及电压的影响，并不会改变该回路频宽，因此，该第二参考电流Iref2可以如同该第一参考电流Iref1的方式来设计而产生，或者，也可以通过其他的偏压电路或偏压电流源来产生。同样地，该第三电阻性元件KVI2可以如同该第二电阻性元件KVI1的方式来设计，或者，不与该第二电阻性元件KVI1的设计方式一样。另外再次说明的是，不论是采用前述哪种方式的设计来产生该第二参考电流Iref2，该第二参考电流Iref2的大小可以等于该第一参考电流Iref1(如同本实施例)，该第二参考电流Iref2的大小也可以与该第一参考电流Iref1的大小不同。
第五实施例
请参阅图1与图7，图7是本发明的第五实施例，是自第二及第四实施例衍生而来，其中，该电荷泵单元1包含两电荷泵单元11、12，其电路结构与耦接方式相同于该第四实施例所述；该低通滤波单元2包含两滤波器21、22，其电路结构与耦接方式相同于该第四实施例所述；该电压至电流转换单元3包含两运算放大器36、37，其电路结构与耦接方式相同于该第二实施例所述，在此不再赘述。
第六实施例
请参阅图1与图8，图8是本发明的第六实施例，是自第四实施例与第三实施例衍生而来，其中，该电荷泵单元1包含两电荷泵单元11、12，其电路结构与耦接方式相同于该第四实施例所述(如图6所示)；该低通滤波单元2包含两滤波器，即一个第一滤波器21及一个第二滤波器22，其电路结构与耦接方式相同于该第三实施例所述(如图5所示)；该电压至电流转换单元3至少包含两电压至电流转换器38、39，且各电压至电流转换器38、39包含对应的电阻性元件KVI1、KVI2；各电压至电流转换器38、39与耦接的滤波器22、21共用一个运算放大器381、391，其电路结构与耦接方式相同于该第三实施例所述(如图5所示)，在此不再赘述。
第七实施例
请参阅图1与图9，图9是本发明的第七实施例，该电荷泵单元1包含一个第一电荷泵11、一个输出端10，一个第二电荷泵12、及一个输出端13，该电荷泵单元1的该第二电荷泵12在该输出端13上提供一个第二泵电流ICP2，其电路结构与耦接方式相同于该第四实施例所述。该第一电压至电流转换器30是包含一个第一运算放大器301及一个第二电阻性元件KVI1，该第一运算放大器301及该第二电阻性元件KVI1相同于第三实施例所述。该低通滤波单元2包含一个第一滤波器21，而该第一滤波器21包含该运算放大器301，换句话说，如图9所示，该运算放大器301同时被该低通滤波单元2的该第一滤波器21与该电压至电流转换单元30的该第一电压至电流转换器301共同使用。
该第一滤波器21进一步包括一个第一电容性元件CZ、一个第一电阻性元件RZ与一个第二电容性元件CP，其中该第一电容性元件CZ耦接于该电荷泵单元1的该输出端13，以接收该第二泵电流ICP2，该第一电阻性元件RZ与该第二电容性元件CP耦接该电荷泵单元1的该输出端10，以接收该第一泵电流ICP1，进而产生该第一控制电压VC1。
该第一电压至电流转换器30耦接该第一电阻性元件RZ与该第二电容性元件CP及该第一电容性元件CZ，以接收该第一控制电压VC1，并产生该控制电流ICCO及该第一参考电流Iref1，且提供该第二电阻值。更详细地说，该第一运算放大器301包括一个接收该第一控制电压的正输入端、一个接收该第二控制电压的负输入端、及一个耦接该低通滤波单元2的该输出端20的输出端，并产生该第一参考电流Iref1。
该第二电阻性元件KVI1包括一个耦接该第一运算放大器301的该输出端的第一端，及一个耦接该电流控制振荡器4的第二端，该控制电流ICCO经由该第二电阻性元件KVI1流到该电流控制振荡器4。该第二电阻性元件KVI1的电阻值等于该第二电阻值。该第一电阻性元件RZ及该第二电容性元件CP并联于该第一运算放大器301的该正输入端及该接地点间，该第一电容性元件CZ耦接于该第一运算放大器301的该负输入端及该输出端间。在该第七实施例中，该锁相回路的回路频宽是与公式(1)相同，最重要的是只要同样地保持M与β都是不受制程、温度及电压影响的常数时，则该输入时钟信号FIN的频率及该回路频宽就能保持固定的常数关系。
请参阅图1与图10，图10是一个时钟数据恢复电路(Clock and Data Recovery，简称CDR)的方块图，也属于本发明所揭示的一种回路频宽不受影响的时钟产生电路100，其包含一个电荷泵单元1、一个低通滤波单元2、一个电压至电流转换单元3、及一个电流控制振荡器4，该电荷泵单元1包括一个第一电荷泵11与一个第二电荷泵12，其中该第一电荷泵11耦接一个相位侦测器6，且该第二电荷泵12耦接一个频率侦测器(Frequency Detector；FD)7。该电流控制振荡器4用于产生一个输出时钟信号FOUT。此外，该电流控制振荡器4耦接一个除频电路5，据以形成该时钟数据恢复电路。
该相位侦测器6并未耦接该除频电路5，而是接收一个资料信号D及来自该电流控制振荡器4所生的该输出时钟信号FOUT，并比较该资料信号D及该输出时钟信号FOUT的一个相位差，以产生指示该相位差大小的该第一差值信号VD1。该频率侦测器7耦接该除频电路5，以接收来自该除频电路5所生成的一个除频时钟信号FFBK，并比较该输入时钟信号FIN及该除频时钟信号FFBK的一个频率差，以产生一个指示该频率差大小的一个第二差值信号VD2。
再者，该第一电荷泵11、该第二电荷泵12、该低通滤波单元2、该电压至电流转换单元3、及该电流控制振荡器4的设计可以通过该第四实施例至该第七实施例(参考图6～图9)各种态样的实现，使得其M及β都是不受制程、温度及电压影响的常数，所以该时钟数据恢复电路的回路频宽也不受制程、温度及电压影响而与该输入时钟信号FIN的频率保持固定的常数关系。
请参阅图1与图11，图11是一个延迟锁定回路(Delay Lock Loop，简称DLL)的方块图，也属于本发明所揭示的一种回路频宽不受影响的时钟产生电路100，其包含一个电荷泵单元1、一个低通滤波单元2、一个电压至电流转换单元3及一个电流控制延迟线路(CurrentControlled Delay Line)8。其中该电荷泵单元1、该低通滤波单元2、及该电压至电流转换单元3的设计可以通过该第一实施例至该第七实施例(参考图2～3、图5～9)各种态样的实现，使得其M及β都是不受制程、电压及温度影响的常数，所以该延迟锁定回路的该回路频宽也不受制程、电压及温度影响而与该输入时钟信号FIN的频率保持固定的常数关系。
请参阅图1与图12，图12是一个锁频回路(Frequency Locked Loop，简称FLL)的方块图，也属于本发明所揭示的一种回路频宽不受影响的时钟产生电路100，其包含一个电荷泵单元1、一个低通滤波单元2、一个电压至电流转换单元3及一个电流控制振荡器4，其中，该电荷泵单元1耦接一个频率侦测器7，该电流控制振荡器4耦接一个除频电路5，据以形成该锁频回路。
该电荷泵单元1、该低通滤波单元2、及该电压至电流转换单元3的设计可以通过该第一实施例至该第七实施例(参考图2～3、图5～9)各种态样的实现，使得其M及β都是不受制程、温度及电压影响的常数，所以该锁频回路的该回路频宽也不受制程、温度及电压影响而与该输入时钟信号FIN的频率保持固定的常数关系。
参阅图1与图13，图13是为本发明时钟产生方法的一个流程图，该时钟产生方法适用于一个其相关的回路频宽不受制程、电压、温度(PVT)影响的时钟产生电路。该时钟产生电路包含一个电荷泵单元、一个低通滤波单元、一个电压至电流转换单元及一个电流控制时钟产生器，该时钟产生方法包含以下步骤S1～S5：
S1：设定该电荷泵单元接收一个第一差值讯号，并根据一个控制电流建立一个第一泵电流，两者间须保持常数关系；
S2：设定该低通滤波单元接收该第一泵电流以在其输出端建立一个第一控制电压，并且使该低通滤波单元应包含一个第一电阻性元件；
S3：设定该电压至电流转换单元应包含一个第二电阻性元件，且根据该第一控制电压与该第二电阻性元件以建立该控制电流；
S4：使得该第一电阻性元件与该第二电阻性元件的电阻值须保持常数关系；及
S5：设定该电流控制振荡器至少根据该控制电流产生一个输出时钟信号。
其中，该电荷泵单元、该低通滤波单元、及该电压至电流转换单元的设计可以通过但不限该第一实施例至该第七实施例(参考图2～3、图5～9)的各种态样实现。
以上本发明所有实施例提到的电阻性元件，都可以用主动或被动式的电阻性元件来实现，并且所述的第一电阻性元件与第二电阻性元件需使用同类型的电阻性元件以达到制程跟随的目的。其中主动式的电阻性元件可以是将晶体管的漏极端与栅极端相连，或者，将晶体管的栅极端施加一个预设的偏压，或者，将一个运算放大器接成单增益缓冲器(Unity Gain Buffer)以等效成一个电阻器等各种方式；被动式的电阻性元件可以是多晶硅电阻(Poly Resistor)、N型井电阻(N-well Resistor)等。
此外，在第二，第三和第五至第七实施例中，所述的运算放大器，也可以采用运算放大器之外的其他类型的放大器替代。
惟以上所述者，仅为本发明的实施例而已，当不能以此限定本发明实施的范围，凡是依本发明申请专利范围及专利说明书内容所作的简单的等效变化与修饰，皆仍属本发明专利涵盖的范围内。

Claims (11)

1.一种时钟产生电路，其特征在于：所述时钟产生电路包含：
电荷泵单元，在其输出端上提供第一泵电流；
低通滤波单元，耦接所述电荷泵单元的所述输出端，所述低通滤波单元在其输出端上根据所述第一泵电流建立第一控制电压；
电流控制时钟产生器；
电压至电流转换单元，耦接所述低通滤波单元的所述输出端、所述电流控制时钟产生器及所述电荷泵单元，并提供控制电流至所述电流控制时钟产生器；
所述低通滤波单元包括第一电阻性元件；所述电压至电流转换单元包括第二电阻性元件。
2.根据权利要求1所述的时钟产生电路，其特征在于：所述控制电流的大小由所述第一控制电压及所述电压至电流转换单元的所述第二电阻性元件所决定。
3.根据权利要求1所述的时钟产生电路，其特征在于：所述电压至电流转换单元更进一步提供第一参考电流，所述第一参考电流的大小及所述控制电流的大小保持在常数比值。
4.根据权利要求1所述的时钟产生电路，其特征在于：所述低通滤波单元的所述第一电阻性元件的电阻值及所述电压至电流转换单元的所述第二电阻性元件的电阻值保持在常数比值。
5.根据权利要求1所述的时钟产生电路，其特征在于：所述电压至电流转换单元更进一步提供第一参考电流至所述电荷泵单元，所述第一泵电流的大小及所述第一参考电流的大小保持在常数比值。
6.根据权利要求1所述的时钟产生电路，其特征在于：
所述电压至电流转换单元更进一步提供第一参考电流至所述电荷泵单元；
所述电荷泵单元，还接收第一差值信号，且回应所述第一差值信号及所述第一参考电流产生所述第一泵电流，所述第一泵电流的大小及所述第一参考电流的大小保持在常数比值；
所述低通滤波单元的所述第一电阻性元件提供与所述时钟产生电路相关的回路频宽相关的第一电阻值；
所述电压至电流转换单元根据所述第一控制电压及所述第二电阻性元件产生所述控制电流及所述第一参考电流，所述第一参考电流的大小对所述控制电流的大小的比值是常数，再者，所述第二电阻性元件提供与所述时钟产生电路的回路频宽相关的第二电阻值，且所述第二电阻值对所述第一电阻值的比值是常数；及
所述电流控制时钟产生器，耦接所述电压至电流转换单元以接收所述控制电流，且根据所述控制电流产生输出时钟信号。
7.一种时钟产生方法，适用于时钟产生电路，所述时钟产生电路包含：
电荷泵单元，
低通滤波单元，耦接所述电荷泵单元的输出端，且包括第一电阻性元件，
电压至电流转换单元，耦接所述电荷泵单元及所述低通滤波单元的输出端，且包括第二电阻性元件，
电流控制时钟产生器，耦接所述电压至电流转换单元，
其特征在于：所述时钟产生方法包含：
通过所述电荷泵单元接收第一差值信号，且在其输出端上提供第一泵电流；
通过所述低通滤波单元在其输出端上根据所述第一泵电流建立第一控制电压；及
通过所述电压至电流转换单元提供控制电流。
8.根据权利要求7所述的时钟产生方法，其特征在于：所述控制电流是根据所述第一控制电压及所述电压至电流转换单元的所述第二电阻性元件而产生。
9.根据权利要求7所述的时钟产生方法，其特征在于：所述低通滤波单元的所述第一电阻性元件及所述电压至电流转换单元的所述第二电阻性元件的电阻值保持在常数比值。
10.根据权利要求7所述的时钟产生方法，其特征在于：所述第一泵电流的大小及所述控制电流的大小保持在常数比值。
11.根据权利要求7所述的时钟产生方法，其特征在于：
所述电荷泵单元接收第一差值信号并提供第一泵电流，所述第一泵电流的大小与所述控制电流的大小保持在常数比值；
所述低通滤波单元的所述第一电阻性元件提供与所述时钟产生电路相关的回路频宽的第一电阻值，并根据所述第一泵电流建立第一控制电压；
所述电压至电流转换单元根据所述第一控制电压及所述第二电阻性元件产生所述控制电流；
所述第二电阻性元件提供与所述时钟产生电路相关的回路频宽的第二电阻值；
所述第二电阻值对所述第一电阻值的比值是常数；及通过所述电流控制时钟产生器根据所述控制电流产生输出时钟信号。
CN201910288710.1A 2018-06-05 2019-04-11 时钟产生电路及时钟产生方法 Active CN110572150B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW107119377A TWI668965B (zh) 2018-06-05 2018-06-05 時脈產生電路及時脈產生方法
TW107119377 2018-06-05

Publications (2)

Publication Number Publication Date
CN110572150A true CN110572150A (zh) 2019-12-13
CN110572150B CN110572150B (zh) 2022-11-22

Family

ID=67700637

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201910226200.1A Active CN110572154B (zh) 2018-06-05 2019-03-25 用于环路电路的基于电压调节器的环路滤波器以及环路滤波方法
CN201910288710.1A Active CN110572150B (zh) 2018-06-05 2019-04-11 时钟产生电路及时钟产生方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN201910226200.1A Active CN110572154B (zh) 2018-06-05 2019-03-25 用于环路电路的基于电压调节器的环路滤波器以及环路滤波方法

Country Status (3)

Country Link
US (2) US10396806B1 (zh)
CN (2) CN110572154B (zh)
TW (2) TWI668965B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN209248374U (zh) * 2018-12-05 2019-08-13 北京矽成半导体有限公司 不受温度电压影响的固定延迟电路
US11411574B2 (en) 2020-04-06 2022-08-09 M31 Technology Corporation Clock and data recovery circuit with proportional path and integral path, and multiplexer circuit for clock and data recovery circuit
US11146262B1 (en) * 2020-07-16 2021-10-12 Xilinx, Inc. Low-noise reference voltage generator
US11870448B2 (en) * 2021-09-21 2024-01-09 Texas Instruments Incorporated Adjustable phase locked loop
US11588614B1 (en) * 2022-09-15 2023-02-21 Everpro Technologies Comp Any Limited Frequency search and error correction method in clock and data recovery circuit

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001326574A (ja) * 2000-05-16 2001-11-22 Hitachi Ltd 位相同期回路およびクロック発生回路
US20030076140A1 (en) * 2001-10-23 2003-04-24 Fujitsu Limited PLL circuit
CN101527567A (zh) * 2008-03-06 2009-09-09 瑞昱半导体股份有限公司 时钟和数据恢复电路
US20110234276A1 (en) * 2010-03-24 2011-09-29 Kabushiki Kaisha Toshiba Voltage-current converter circuit and pll circuit having the same

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5334953A (en) * 1993-07-22 1994-08-02 Motorola, Inc. Charge pump bias control in a phase lock loop
JPH07170178A (ja) * 1993-09-10 1995-07-04 Sun Microsyst Inc Ｐｌｌ減衰回路
US5382922A (en) * 1993-12-23 1995-01-17 International Business Machines Corporation Calibration systems and methods for setting PLL gain characteristics and center frequency
US5594388A (en) * 1995-06-07 1997-01-14 American Microsystems, Inc. Self-calibrating RC oscillator
US6016332A (en) * 1997-08-15 2000-01-18 Texas Instruments Incorporated Method and apparatus for effecting analog phase-locked loop control of a signal frequency
JP3327271B2 (ja) * 1999-11-15 2002-09-24 日本電気株式会社 Ｐｌｌ回路及びデータ読み出し回路
US7148757B2 (en) * 2003-06-02 2006-12-12 National Semiconductor Corporation Charge pump-based PLL having dynamic loop gain
US7095287B2 (en) * 2004-12-28 2006-08-22 Silicon Laboratories Inc. Method and apparatus to achieve a process, temperature and divider modulus independent PLL loop bandwidth and damping factor using open-loop calibration techniques
US7268630B2 (en) * 2005-04-25 2007-09-11 International Business Machines Corporation Phase-locked loop using continuously auto-tuned inductor-capacitor voltage controlled oscillator
US7863945B2 (en) * 2005-07-05 2011-01-04 Nec Corporation Current converting method, transconductance amplifier and filter circuit using the same
US7764092B2 (en) * 2006-01-10 2010-07-27 Samsung Electronics Co., Ltd. Phase locked loop and phase locking method
US7710206B2 (en) * 2006-03-31 2010-05-04 International Business Machines Corporation Design structure for improved current controlled oscillation device and method having wide frequency range
KR100843200B1 (ko) * 2006-08-22 2008-07-02 삼성전자주식회사 전류 부스팅 회로를 구비하는 적응적 대역폭 위상 고정루프 장치
US7659782B2 (en) 2006-09-26 2010-02-09 Broadcom Corporation Apparatus and method to reduce jitter in a phase locked loop
JP2008135835A (ja) * 2006-11-27 2008-06-12 Fujitsu Ltd Ｐｌｌ回路
EP2120344B1 (en) * 2007-01-09 2013-11-06 Fujitsu Limited Method for correcting variation, pll circuit and semiconductor integrated circuit
US7990225B1 (en) 2008-07-08 2011-08-02 Marvell International Ltd. Low-jitter phase-locked loop
KR101566417B1 (ko) 2008-08-29 2015-11-05 삼성전자주식회사 전압제어 발진기, 위상 고정 루프 회로, 클럭 생성기 및 에이치디엠아이 송신기의 파이
US8169265B2 (en) 2009-04-29 2012-05-01 Mediatek Inc. Phase lock loop circuits
US8669808B2 (en) * 2009-09-14 2014-03-11 Mediatek Inc. Bias circuit and phase-locked loop circuit using the same
JP2011078054A (ja) * 2009-10-02 2011-04-14 Sony Corp 電流源、電子機器および集積回路
US8847642B1 (en) 2013-04-17 2014-09-30 Mstar Semiconductor, Inc. Charge pump phase-locked loop circuits
CN110729997B (zh) * 2015-09-16 2023-10-20 华为技术有限公司 锁相环电路、数据恢复电路及锁相环电路的控制方法
US10663993B2 (en) 2016-07-15 2020-05-26 Qualcomm Incorporated Low-dropout regulator with band-reject power supply rejection ratio for phase locked loop voltage controlled oscillator
US10574243B2 (en) 2017-01-24 2020-02-25 Intel Corporation Apparatus and method for generating stable reference current
JP2019165394A (ja) * 2018-03-20 2019-09-26 東芝メモリ株式会社 電圧制御発振器及び電圧制御発振器を備えた位相同期回路

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001326574A (ja) * 2000-05-16 2001-11-22 Hitachi Ltd 位相同期回路およびクロック発生回路
US20030076140A1 (en) * 2001-10-23 2003-04-24 Fujitsu Limited PLL circuit
CN101527567A (zh) * 2008-03-06 2009-09-09 瑞昱半导体股份有限公司 时钟和数据恢复电路
US20110234276A1 (en) * 2010-03-24 2011-09-29 Kabushiki Kaisha Toshiba Voltage-current converter circuit and pll circuit having the same

Also Published As

Publication number Publication date
US10396806B1 (en) 2019-08-27
TWI668965B (zh) 2019-08-11
TW202005282A (zh) 2020-01-16
CN110572154B (zh) 2022-11-25
TW202010263A (zh) 2020-03-01
TWI684329B (zh) 2020-02-01
US10686454B2 (en) 2020-06-16
CN110572150B (zh) 2022-11-22
CN110572154A (zh) 2019-12-13
US20190372575A1 (en) 2019-12-05

Similar Documents

Publication Publication Date Title
CN110572150B (zh) 时钟产生电路及时钟产生方法
US7078948B2 (en) Low-pass filter, feedback system, and semiconductor integrated circuit
US8884704B2 (en) Feedback-based linearization of voltage controlled oscillator
CN1327617C (zh) 低通滤波电路、反馈系统及半导体集成电路
JP5591914B2 (ja) サプライレギュレートされたフェイズロックループ（ｐｌｌ）及び用いる方法
US7592877B2 (en) Variable frequency oscillator and communication circuit with it
US6963232B2 (en) Compensator for leakage through loop filter capacitors in phase-locked loops
US7646253B2 (en) Frequency-locked clock generator
US6693496B1 (en) Method and system for low power, low jitter, wide range, self-adaptive multi-frequency phase locked loop
US6873214B2 (en) Use of configurable capacitors to tune a self biased phase locked loop
US20090295439A1 (en) Phase Lock Loop (PLL) with Gain Control
US8854094B2 (en) Phase locked loop
JP2002111449A (ja) 電圧制御発振回路およびそれを備える位相同期ループ回路
CN101414784A (zh) 电荷泵
US6995607B2 (en) Low-pass filter and feedback system
US6211743B1 (en) Phase-locked loop having temperature-compensated bandwidth control
EP0945986A2 (en) Charge pump circuit for PLL
US6529084B1 (en) Interleaved feedforward VCO and PLL
US8547150B2 (en) Phase-locked loop with two negative feedback loops
CN106982057B (zh) 锁相环系统
US7741919B2 (en) Architecture for maintaining constant voltage-controlled oscillator gain
US7750741B2 (en) PLL circuit and semiconductor device
CN116155271A (zh) 低噪声相位锁定环路（pll）电路
CN108540129B (zh) 一种含双通路压控振荡器的锁相环电路
CN114244350A (zh) 加速充电帮浦及锁相回路以及其操作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant