CN108540129B - 一种含双通路压控振荡器的锁相环电路 - Google Patents

一种含双通路压控振荡器的锁相环电路 Download PDF

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CN108540129B CN201710118208.7A CN201710118208A CN108540129B CN 108540129 B CN108540129 B CN 108540129B CN 201710118208 A CN201710118208 A CN 201710118208A CN 108540129 B CN108540129 B CN 108540129B
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Abstract

一种含双通路压控振荡器的锁相环电路，其中的低通滤波器对电荷泵输出的电流脉冲进行滤波分别得到通路0控制电压信号和通路1控制电压信号，压控振荡器包含双通路，通路0电路的输入端连接低通滤波器输出的通路0控制电压信号，通路1电路的输入端连接低通滤波器输出的通路1控制电压信号，压控振荡器的输出端输出时钟信号。本发明减小了输出时钟上的抖动，在宽反馈分频比条件下既满足了环路稳定性需求，又满足了环路带宽基本维持不变的需求。

Description

一种含双通路压控振荡器的锁相环电路
技术领域
本发明涉及一种锁相环电路，尤其涉及一种应用于FPGA时钟管理模块的含双通路压控振荡器的锁相环电路。
背景技术
FPGA中的时钟管理模块需要PLL(锁相环)来实现频率综合的功能，如图1所示，为charge-pump型PLL(锁相环)的典型架构，PFD(鉴频鉴相器)用于对输入时钟CLKIN和反馈时钟CLKFB进行鉴频鉴相，CLKFB由压控振荡器输出时钟经过M分频得到，根据两个时钟的快慢得到UP/DOWN信号给到电荷泵CP，电荷泵将UP/DOWN电压脉冲转换成电流脉冲输出到低通滤波器LPF，经过LPF滤波得到压控振荡器VCO的控制电压信号VCTRL，该信号决定了VCO的振荡频率，将VCO输出振荡时钟进行分频得到输出时CLKOUT，由于PLL的负反馈结构，最终保证CLKIN和CLKFB频率和相位完全一致。得到
Figure BDA0001236230380000011
其中fOUT为输出时钟CLKOUT的频率，fIN为输入时钟CLKIN的频率，这样就用PLL实现了频率综合的功能，得到FPGA系统所需工作频率的时钟。
现有技术通常采用如图2所示的两阶LPF结构，两阶LPF结构PLL开环传递函数为：
Figure BDA0001236230380000012
其中，S＝jω，ω为角频率，ICP为CP电流，KVCO为VCO的增益，M为反馈分频比。采用两阶LPF架构PLL来实现频率综合功能，根据式1可知该结构有3个极点，一个零点，其大致位置如下：极点
Figure BDA0001236230380000021
零点
Figure BDA0001236230380000022
一般情况下C1>>C2，所以使用该结构LPF的PLL零极点相对位置关系如图3所示，由于极点P2和零点Z0都与电阻R1相关，对于给定的单位增益带宽WC，所需环路相位裕度及反馈分频比M，可以算出最优的电阻R1、电容C1、C2的值。
对于FPGA芯片中频率综合的应用，需要满足宽反馈分频比范围，同时在不同的反馈分频比条件下PLL环路带宽尽量不变以保证输出时钟的抖动特性。当反馈分频比变化变化范围较大时，式1中H(S)直流增益变化较大，当电容C1、C2值确定后，通过调节R1，可以极点P2和零点Z0变化以满足环路稳定性的要求，但很难实现在满足环路稳定性的同时再满足PLL环路带宽基本不变。
发明内容
本发明提供一种含双通路压控振荡器的锁相环电路，减小了输出时钟上的抖动，在宽反馈分频比条件下既满足了环路稳定性需求，又满足了环路带宽基本维持不变的需求。
为了达到上述目的，本发明提供一种含双通路压控振荡器的锁相环电路，包含：
鉴频鉴相器PFD，其输入端分别输入时钟信号CLKIN和反馈时钟信号CLKFB，其输出端输出UP信号和DOWN信号，鉴频鉴相器PFD根据时钟信号CLKIN和反馈时钟信号CLKFB的快慢得到UP信号和DOWN信号输出给电荷泵CP；
电荷泵CP，其输入端连接鉴频鉴相器PFD的输出端，其输出端输出电流脉冲，电荷泵CP将UP信号和DOWN信号的电压脉冲转换为电流脉冲输出给低通滤波器LPF；
低通滤波器LPF，其输入端连接电荷泵CP的输出端，其输出端输出通路0控制电压信号vctrl0和通路1控制电压信号vctrl1，低通滤波器LPF对电荷泵CP输出的电流脉冲进行滤波分别得到通路0控制电压信号vctrl0和通路1控制电压信号vctrl1；
压控振荡器VCO，其包含通路0电路和通路1电路，通路0电路的输入端连接低通滤波器LPF输出的通路0控制电压信号vctrl0，通路1电路的输入端连接低通滤波器LPF输出的通路1控制电压信号vctrl1，压控振荡器VCO的输出端输出时钟信号CLKOUT；
第一分频器D，其输入端连接压控振荡器VCO的输出端，其输出端输出分频后的时钟信号CLKOUT；
第二分频器M，其输入端连接压控振荡器VCO的输出端，其输出端连接鉴频鉴相器PFD的输入端，第二分频器M将压控振荡器VCO输出的时钟信号CLKOUT进行分频得到反馈时钟信号CLKFB。
所述的低通滤波器LPF具体包含：
第一电阻R1，其一端连接电荷泵CP的输出端和压控振荡器VCO的通路0电路的输入端，另一端连接节点a；
第二电阻R2，其一端连接节点a，另一端连接压控振荡器VCO的通路1电路的输入端；
第一电容C1，其一端连接节点a，另一端接地(gnd)；
第二电容C2，其一端连接压控振荡器VCO的通路1电路的输入端，另一端接地；
第三电容C3，其一端连接电荷泵CP的输出端和压控振荡器VCO的通路0电路的输入端，另一端接地；
低通滤波器LPF输出通路0控制电压信号vctrl0给压控振荡器VCO的通路0电路，输出通路1控制电压信号vctrl1给压控振荡器VCO的通路1电路，控制压控振荡器VCO的振荡频率。
所述的低通滤波器LPF中，电阻值满足R2>>R1，电容值满足C1>>C2>>C3。
所述的压控振荡器VCO包含：通路0偏置产生电路、通路1偏置产生电路、以及多个级联的VCO子电路；
每一个VCO子电路都包含通路0电路和通路1电路，通路0电路的权重为1/N，通路1电路的权重为
Figure BDA0001236230380000041
通路0偏置产生电路为每一个VCO子电路的通路0电路提供偏置电压，通路1偏置产生电路为每一个VCO子电路的通路1电路提供偏置电压；
每一个VCO子电路的输出端连接下一级VCO子电路的输入端，每一个VCO子电路的反向输出端连接下一级VCO子电路的反向输入端，最后一级VCO子电路的输出端连接第一级VCO子电路的反向输入端，最后一级VCO子电路的反向输出端连接第一级VCO子电路的输入端；较佳地，VCO子电路的数量可以取4个或6个。
所述的通路0偏置产生电路的输入端输入通路0控制电压信号vctrl0，输出端分别输出通路0P型晶体管偏置电压信号vbp0和通路0N型晶体管偏置电压信号vbn0；通路1偏置产生电路的输入端输入通路1控制电压信号vctrl1，输出端分别输出通路1P型晶体管偏置电压信号vbp1和通路1N型晶体管偏置电压信号vbn1；
通路0偏置产生电路和通路1偏置产生电路的电路结构一样；所述的通路0偏置产生电路和通路1偏置产生电路都包含：放大器、P型晶体管和N型晶体管，放大器的负极输入端连接低通滤波器LPF的输出端，放大器的正极输入端连接P型晶体管的源极、N型晶体管的漏极和栅极，放大器的输出端输出P型晶体管偏置电压信号，P型晶体管的漏极连接电压vdd，栅极连接放大器的输出端，源极连接N型晶体管的漏极和放大器的正极输入端，P型晶体管的源极输出N型晶体管偏置电压信号，N型晶体管的漏极连接P型晶体管的源极和放大器的正极输入端，栅极连接P型晶体管的源极和放大器的正极输入端，源极接地。
所述的VCO子电路包含：
输入对管，包含二号P型晶体管M2和三号P型晶体管M3；二号P型晶体管M2的漏极连接节点b，栅极连接输入端in，源极连接反向输出端outb；三号P型晶体管M3的漏极连接节点b，栅极连接反向输入端inb，源极连接输出端out；
输出对管，包含七号N型晶体管M7和十号N型晶体管M10；七号N型晶体管M7的漏极连接二号P型晶体管M2的源极和反向输出端outb，栅极连接反向输出端outb，源极接地gnd；十号N型晶体管M10的漏极连接三号P型晶体管M3的源极和输出端out，栅极连接输出端out，源极接地gnd；
正反馈对管，包含八号N型晶体管M8和九号N型晶体管M9；八号N型晶体管M8的漏极连接输出端out，栅极连接七号N型晶体管M7的栅极和反向输出端outb，源极接地gnd；九号N型晶体管M9的漏极连接反向输出端outb，栅极连接十号N型晶体管M10的栅极和输出端out，源极接地gnd；
通路0电路，包含一号P型晶体管M1、六号N型晶体管M6和十一号N型晶体管M11；一号P型晶体管M1的漏极连接电压vdd，栅极连接通路0偏置产生电路输出的通路0P型晶体管偏置电压信号vbp0，源极连接节点b；六号N型晶体管M6的漏极连接二号P型晶体管M2的源极和反向输出端outb，栅极连接通路0偏置产生电路输出的通路0N型晶体管偏置电压信号vbn0，源极接地gnd；十一号N型晶体管M11的漏极连接三号P型晶体管M3的源极和输出端out，栅极连接通路0偏置产生电路输出的通路0N型晶体管偏置电压信号vbn0，源极接地gnd；
通路1电路，包含N-1个并联的零号P型晶体管M0、N-1个并联的五号N型晶体管M5和N-1个并联的十二号N型晶体管M12；零号P型晶体管M0的漏极连接电压vdd，栅极连接通路1偏置产生电路输出的通路1P型晶体管偏置电压信号vbp1，源极连接节点b；五号N型晶体管M5的漏极连接二号P型晶体管M2的源极和反向输出端outb，栅极连接通路1偏置产生电路输出的通路1N型晶体管偏置电压信号vbn1，源极接地gnd；十二号N型晶体管M12的漏极连接三号P型晶体管M3的源极和输出端out，栅极连接通路1偏置产生电路输出的通路1N型晶体管偏置电压信号vbn1，源极接地gnd。
本发明减小了输出时钟上的抖动，在宽反馈分频比条件下既满足了环路稳定性需求，又满足了环路带宽基本维持不变的需求。
附图说明
图1是背景技术中锁相环电路的电路图。
图2是背景技术中锁相环电路中低通滤波器的电路图。
图3是背景技术中锁相环电路的零极点结构图。
图4是本发明提供的一种锁相环电路的电路图。
图5是本发明提供的一种锁相环电路中双通路压控振荡器的电路示意图。
图6是本发明提供的一种锁相环电路的零极点相对位置关系图。
具体实施方式
以下根据图4～图6，具体说明本发明的较佳实施例。
如图4所示，本发明提供一种含双通路压控振荡器的锁相环电路，包含：
鉴频鉴相器PFD，其输入端分别输入时钟信号CLKIN和反馈时钟信号CLKFB，其输出端输出UP信号和DOWN信号，鉴频鉴相器PFD根据时钟信号CLKIN和反馈时钟信号CLKFB的快慢得到UP信号和DOWN信号输出给电荷泵CP；
电荷泵CP，其输入端连接鉴频鉴相器PFD的输出端，其输出端输出电流脉冲，电荷泵CP将UP信号和DOWN信号的电压脉冲转换为电流脉冲输出给低通滤波器LPF；
低通滤波器LPF，其输入端连接电荷泵CP的输出端，其输出端输出通路0控制电压信号vctrl0和通路1控制电压信号vctrl1，低通滤波器LPF对电荷泵CP输出的电流脉冲进行滤波分别得到通路0控制电压信号vctrl0和通路1控制电压信号vctrl1；
压控振荡器VCO，其包含通路0电路和通路1电路，通路0电路的输入端连接低通滤波器LPF输出的通路0控制电压信号vctrl0，通路1电路的输入端连接低通滤波器LPF输出的通路1控制电压信号vctrl1，压控振荡器VCO的输出端输出时钟信号CLKOUT；
第一分频器D，其输入端连接压控振荡器VCO的输出端，其输出端输出分频后的时钟信号CLKOUT；
第二分频器M，其输入端连接压控振荡器VCO的输出端，其输出端连接鉴频鉴相器PFD的输入端，第二分频器M将压控振荡器VCO输出的时钟信号CLKOUT进行分频得到反馈时钟信号CLKFB。
由于PLL的负反馈结构，最终保证CLKIN和CLKFB频率和相位完全一致，得到
Figure BDA0001236230380000061
其中fOUT为输出时钟信号CLKOUT的频率，fIN为输入时钟信号CLKIN的频率。
如图4所示，所述的低通滤波器LPF具体包含：
第一电阻R1，其一端连接电荷泵CP的输出端和压控振荡器VCO的通路0电路的输入端，另一端连接节点a；
第二电阻R2，其一端连接节点a，另一端连接压控振荡器VCO的通路1电路的输入端；
第一电容C1，其一端连接节点a，另一端接地(gnd)；
第二电容C2，其一端连接压控振荡器VCO的通路1电路的输入端，另一端接地；
第三电容C3，其一端连接电荷泵CP的输出端和压控振荡器VCO的通路0电路的输入端，另一端接地；
其中，R2>>R1，C1>>C2>>C3；
低通滤波器LPF输出通路0控制电压信号vctrl0给压控振荡器VCO的通路0电路，输出通路1控制电压信号vctrl1给压控振荡器VCO的通路1电路，控制压控振荡器VCO的振荡频率。
如图5所示，所述的压控振荡器VCO包含：通路0偏置产生电路、通路1偏置产生电路、以及多个级联的VCO子电路，每一个VCO子电路都包含通路0电路和通路1电路，通路0电路的权重为1/N，通路1电路的权重为
Figure BDA0001236230380000071
通路0偏置产生电路为每一个VCO子电路的通路0电路提供偏置电压，通路1偏置产生电路为每一个VCO子电路的通路1电路提供偏置电压。
每一个VCO子电路的输出端连接下一级VCO子电路的输入端，每一个VCO子电路的反向输出端连接下一级VCO子电路的反向输入端，最后一级VCO子电路的输出端连接第一级VCO子电路的反向输入端，最后一级VCO子电路的反向输出端连接第一级VCO子电路的输入端。
如图5所示，所述的通路0偏置产生电路的输入端输入通路0控制电压信号vctrl0，输出端分别输出通路0P型晶体管偏置电压信号vbp0和通路0N型晶体管偏置电压信号vbn0；通路1偏置产生电路的输入端输入通路1控制电压信号vctrl1，输出端分别输出通路1P型晶体管偏置电压信号vbp1和通路1N型晶体管偏置电压信号vbn1。
通路0偏置产生电路和通路1偏置产生电路的具体电路结构是一样的；所述的通路0偏置产生电路包含：放大器A、P型晶体管M11和N型晶体管M12，放大器A的负极输入端连接低通滤波器LPF的输出端输出的通路0控制电压信号vctrl0，放大器A的正极输入端连接P型晶体管M11的源极、N型晶体管M12的漏极和栅极，放大器A的输出端输出通路0中P型晶体管偏置电压信号vbp0，P型晶体管M11的漏极连接电压vdd，栅极连接放大器A的输出端，源极连接N型晶体管M12的漏极和放大器A的正极输入端，P型晶体管M11的源极输出通路0中N型晶体管偏置电压信号vbn0，N型晶体管M12的漏极连接P型晶体管M11的源极和放大器A的正极输入端，栅极连接P型晶体管M11的源极和放大器A的正极输入端，源极接地gnd；所述的通路1偏置产生电路包含：放大器A、P型晶体管M13和N型晶体管M14，放大器A的负极输入端连接低通滤波器LPF的输出端输出的通路1控制电压信号vctrl1，放大器A的正极输入端连接P型晶体管M13的源极、N型晶体管M14的漏极和栅极，放大器A的输出端输出通路1中P型晶体管偏置电压信号vbp1，P型晶体管M13的漏极连接电压vdd，栅极连接放大器A的输出端，源极连接N型晶体管M14的漏极和放大器A的正极输入端，P型晶体管M13的源极输出通路0中N型晶体管偏置电压信号vbn1，N型晶体管M14的漏极连接P型晶体管M13的源极和放大器A的正极输入端，栅极连接P型晶体管M13的源极和放大器A的正极输入端，源极接地gnd。
如图5所示，第m个VCO子电路m显示了VCO子电路的具体电路，所述的VCO子电路包含：
输入对管，包含二号P型晶体管M2和三号P型晶体管M3；二号P型晶体管M2的漏极连接节点b，栅极连接输入端in，源极连接反向输出端outb；三号P型晶体管M3的漏极连接节点b，栅极连接反向输入端inb，源极连接输出端out；
输出对管，包含七号N型晶体管M7和十号N型晶体管M10；七号N型晶体管M7的漏极连接二号P型晶体管M2的源极和反向输出端outb，栅极连接反向输出端outb，源极接地gnd；十号N型晶体管M10的漏极连接三号P型晶体管M3的源极和输出端out，栅极连接输出端out，源极接地gnd；
正反馈对管，包含八号N型晶体管M8和九号N型晶体管M9；八号N型晶体管M8的漏极连接输出端out，栅极连接七号N型晶体管M7的栅极和反向输出端outb，源极接地gnd；九号N型晶体管M9的漏极连接反向输出端outb，栅极连接十号N型晶体管M10的栅极和输出端out，源极接地gnd；
通路0电路，包含一号P型晶体管M1、六号N型晶体管M6和十一号N型晶体管M11；一号P型晶体管M1的漏极连接电压vdd，栅极连接通路0偏置产生电路输出的通路0P型晶体管偏置电压信号vbp0，源极连接节点b；六号N型晶体管M6的漏极连接二号P型晶体管M2的源极和反向输出端outb，栅极连接通路0偏置产生电路输出的通路0N型晶体管偏置电压信号vbn0，源极接地gnd；十一号N型晶体管M11的漏极连接三号P型晶体管M3的源极和输出端out，栅极连接通路0偏置产生电路输出的通路0N型晶体管偏置电压信号vbn0，源极接地gnd；
通路1电路，包含N-1个并联的零号P型晶体管M0、N-1个并联的五号N型晶体管M5和N-1个并联的十二号N型晶体管M12；零号P型晶体管M0的漏极连接电压vdd，栅极连接通路1偏置产生电路输出的通路1P型晶体管偏置电压信号vbp1，源极连接节点b；五号N型晶体管M5的漏极连接二号P型晶体管M2的源极和反向输出端outb，栅极连接通路1偏置产生电路输出的通路1N型晶体管偏置电压信号vbn1，源极接地gnd；十二号N型晶体管M12的漏极连接三号P型晶体管M3的源极和输出端out，栅极连接通路1偏置产生电路输出的通路1N型晶体管偏置电压信号vbn1，源极接地gnd。
如图5所示，低通滤波器LPF产生的两路控制电压vctrl0、vctrl1经过偏置产生电路得到P管偏置电压vbp0、vbp1，N管偏置电压vbn0、vbn1，产生偏置电压vbp0、vbn0与产生偏置电压vbp1、vbn1的偏置产生线路完全相同。图5中左半边线路为双通路VCO，A1为一个基本的VCO子电路，A2为其细节线路图，在VCO子电路的细节电路A2中，M2和M3为输入对管，M0和M1为P电流偏置管，其管子个数之比为(N-1):1，同样为了保证vctrl1、vctrl0两路权重为(N-1:1)，N电流偏置管M5和M6、M12和M11的个数之比也为(N-1):1，M8和M9通过正反馈提高VCO子电路的瞬态翻转速度。
本发明中的低通滤波器LPF的开环传递函数H(S)如式2所示：
Figure BDA0001236230380000101
在本发明中，R2>>R1，C1>>C2>>C3，从H(S)可以看出，该系统包含4个极点，两个零点，其极点大致位置如下：
P0＝P1＝0；
Figure BDA0001236230380000102
Figure BDA0001236230380000103
对于零点，当N＝1时，我们近似得到
Figure BDA0001236230380000104
此时可得Z0'>Z1'，且极点P2的位置与零点Z1比较接近，两者功能近似抵消，当N>1时，由于零点表达式两根之不变，两根之积增加N倍，所以最终两个零点会相互靠近，得到真正的零点Z0＞Z0'、Z1'＞Z1，且位置靠近Z0，含双通路VCO结构PLL零极点相对位置关系如图6所示。
相对于传统二阶LPF结构PLL，本发明增加了一个零极点对P2，Z1，在反馈分频比变化时，可以根据需求调节电阻R1更加灵活地调节PLL环路带宽，相位裕度，在宽范围反馈分频比条件下在满足环路稳定性的同时，尽量维持PLL环路带宽基本不变，同时由于vctrl1上两级低通滤波，减小了控制电压上的纹波，从而减小了由于VCO控制电压上的抖动引起的输出时钟上的抖动。
尽管本发明的内容已经通过上述优选实施例作了详细介绍，但应当认识到上述的描述不应被认为是对本发明的限制。在本领域技术人员阅读了上述内容后，对于本发明的多种修改和替代都将是显而易见的。因此，本发明的保护范围应由所附的权利要求来限定。

Claims (3)

1.一种含双通路压控振荡器的锁相环电路，其特征在于，包含：
鉴频鉴相器PFD，其输入端分别输入时钟信号CLKIN和反馈时钟信号CLKFB，其输出端输出UP信号和DOWN信号，鉴频鉴相器PFD根据时钟信号CLKIN和反馈时钟信号CLKFB的快慢得到UP信号和DOWN信号输出给电荷泵CP；
电荷泵CP，其输入端连接鉴频鉴相器PFD的输出端，其输出端输出电流脉冲，电荷泵CP将UP信号和DOWN信号的电压脉冲转换为电流脉冲输出给低通滤波器LPF；
低通滤波器LPF，其输入端连接电荷泵CP的输出端，其输出端输出通路0控制电压信号vctrl0和通路1控制电压信号vctrl1，低通滤波器LPF对电荷泵CP输出的电流脉冲进行滤波分别得到通路0控制电压信号vctrl0和通路1控制电压信号vctrl1；
压控振荡器VCO，其包含通路0电路和通路1电路，通路0电路的输入端接收低通滤波器LPF输出的通路0控制电压信号vctrl0，通路1电路的输入端接收低通滤波器LPF输出的通路1控制电压信号vctrl1，压控振荡器VCO的输出端输出时钟信号CLKOUT；
第一分频器D，其输入端连接压控振荡器VCO的输出端，其输出端输出分频后的时钟信号CLKOUT；
第二分频器M，其输入端连接压控振荡器VCO的输出端，其输出端连接鉴频鉴相器PFD的输入端，第二分频器M将压控振荡器VCO输出的时钟信号CLKOUT进行分频得到反馈时钟信号CLKFB；
所述的压控振荡器VCO包含：通路0偏置产生电路、通路1偏置产生电路、以及多个级联的VCO子电路；
每一个VCO子电路都包含通路0电路和通路1电路，通路0电路的权重为1/N，通路1电路的权重为
Figure FDA0003225248940000011
通路0偏置产生电路为每一个VCO子电路的通路0电路提供偏置电压，通路1偏置产生电路为每一个VCO子电路的通路1电路提供偏置电压；
每一个VCO子电路的输出端连接下一级VCO子电路的输入端，每一个VCO子电路的反向输出端连接下一级VCO子电路的反向输入端，最后一级VCO子电路的输出端连接第一级VCO子电路的反向输入端，最后一级VCO子电路的反向输出端连接第一级VCO子电路的输入端；
所述的通路0偏置产生电路的输入端输入通路0控制电压信号vctrl0，输出端分别输出通路0P型晶体管偏置电压信号vbp0和通路0N型晶体管偏置电压信号vbn0；通路1偏置产生电路的输入端输入通路1控制电压信号vctrl1，输出端分别输出通路1P型晶体管偏置电压信号vbp1和通路1N型晶体管偏置电压信号vbn1；
通路0偏置产生电路和通路1偏置产生电路的电路结构一样；所述的通路0偏置产生电路和通路1偏置产生电路都包含：放大器、P型晶体管和N型晶体管，放大器的负极输入端连接低通滤波器LPF的输出端，放大器的正极输入端连接P型晶体管的源极、N型晶体管的漏极和栅极，放大器的输出端输出P型晶体管偏置电压信号，P型晶体管的漏极连接电压vdd，栅极连接放大器的输出端，源极连接N型晶体管的漏极和放大器的正极输入端，P型晶体管的源极输出N型晶体管偏置电压信号，N型晶体管的漏极连接P型晶体管的源极和放大器的正极输入端，栅极连接P型晶体管的源极和放大器的正极输入端，源极接地；
所述的VCO子电路包含：
输入对管，包含二号P型晶体管M2和三号P型晶体管M3；二号P型晶体管M2的漏极连接节点b，栅极连接输入端in，源极连接反向输出端outb；三号P型晶体管M3的漏极连接节点b，栅极连接反向输入端inb，源极连接输出端out；
输出对管，包含七号N型晶体管M7和十号N型晶体管M10；七号N型晶体管M7的漏极连接二号P型晶体管M2的源极和反向输出端outb，栅极连接反向输出端outb，源极接地gnd；十号N型晶体管M10的漏极连接三号P型晶体管M3的源极和输出端out，栅极连接输出端out，源极接地gnd；
正反馈对管，包含八号N型晶体管M8和九号N型晶体管M9；八号N型晶体管M8的漏极连接输出端out，栅极连接七号N型晶体管M7的栅极和反向输出端outb，源极接地gnd；九号N型晶体管M9的漏极连接反向输出端outb，栅极连接十号N型晶体管M10的栅极和输出端out，源极接地gnd；
通路0电路，包含一号P型晶体管M1、六号N型晶体管M6和十一号N型晶体管M11；一号P型晶体管M1的漏极连接电压vdd，栅极连接通路0偏置产生电路输出的通路0P型晶体管偏置电压信号vbp0，源极连接节点b；六号N型晶体管M6的漏极连接二号P型晶体管M2的源极和反向输出端outb，栅极连接通路0偏置产生电路输出的通路0N型晶体管偏置电压信号vbn0，源极接地gnd；十一号N型晶体管M11的漏极连接三号P型晶体管M3的源极和输出端out，栅极连接通路0偏置产生电路输出的通路0N型晶体管偏置电压信号vbn0，源极接地gnd；
通路1电路，包含N-1个并联的零号P型晶体管M0、N-1个并联的五号N型晶体管M5和N-1个并联的十二号N型晶体管M12；零号P型晶体管M0的漏极连接电压vdd，栅极连接通路1偏置产生电路输出的通路1P型晶体管偏置电压信号vbp1，源极连接节点b；五号N型晶体管M5的漏极连接二号P型晶体管M2的源极和反向输出端outb，栅极连接通路1偏置产生电路输出的通路1N型晶体管偏置电压信号vbn1，源极接地gnd；十二号N型晶体管M12的漏极连接三号P型晶体管M3的源极和输出端out，栅极连接通路1偏置产生电路输出的通路1N型晶体管偏置电压信号vbn1，源极接地gnd。
2.如权利要求1所述的含双通路压控振荡器的锁相环电路，其特征在于，所述的低通滤波器LPF具体包含：
第一电阻R1，其一端连接电荷泵CP的输出端和压控振荡器VCO的通路0电路的输入端，另一端连接节点a；
第二电阻R2，其一端连接节点a，另一端连接压控振荡器VCO的通路1电路的输入端；
第一电容C1，其一端连接节点a，另一端接地(gnd)；
第二电容C2，其一端连接压控振荡器VCO的通路1电路的输入端，另一端接地；
第三电容C3，其一端连接电荷泵CP的输出端和压控振荡器VCO的通路0电路的输入端，另一端接地；
低通滤波器LPF控制压控振荡器VCO的振荡频率。
3.如权利要求2所述的含双通路压控振荡器的锁相环电路，其特征在于，所述的低通滤波器LPF中，电阻值满足R2>>R1，电容值满足C1>>C2>>C3。
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