JP4711092B2 - 電流変換方法、トランスコンダクタンスアンプおよびこれを用いたフィルタ回路 - Google Patents

電流変換方法、トランスコンダクタンスアンプおよびこれを用いたフィルタ回路 Download PDF

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Description

本発明は無線用ローパスフィルタ回路に有効なトランスコンダクタンスアンプおよび電圧電流変換方法に関する。
近年、携帯用電子機器、家電機器等、パーソナルコンピュータ周辺機器において、装置間の情報伝達の手段として無線システムが使われている。また、これら電子機器に使用される無線システムは小型軽量化、低価格化のために半導体集積回路で製造されている。一般に無線システムでは、特定の周波数成分を分離するために、急峻なカットオフ周波数を持つフィルタが必要になる。しかしながら半導体集積回路で使われる素子は、製造ばらつきが大きいため、急峻なカットオフ周波数を持つフィルタ回路を実現することが困難であった。そこで、トランスコンダクタンスアンプ（以下ＯＴＡ：Operational Transconductance Amplifierと呼ぶ）と容量で構成されたＧｍ−Ｃフィルタが使われている。
図1はトランスコンダクタンスアンプ（以下ＯＴＡ：Operational Transconductance Amplifierと呼ぶ）の基本構成を示す図である。
ＯＴＡには、図示するように入力電圧入Ｖinに比例した電流GmVin/2、−GmVin/2を出力する素子で、理想的には入力インピーダンスと出力インピーダンスは無限大である。
このときの比例係数Gmは相互コンダクタンスと呼ばれるパラメータで、フィルタなどに応用されるＯＴＡは外部からの信号によって相互コンダクタンスが制御できる構成が採られている。
図2は、相互コンダクタンスＧmが制御されるＯＴＡであり、例えば、非特許文献１（ブラン・ナウタ著、「アナログ シーモス フィルターズ フォア ヴェリー ハイ フレクエンシー」、クルーアー アカデミック パブリッシャーズ出版、１９９３年、８７〜８８頁（Bran Nauta, “Analog CMOS Filters for Very High Frequencies”, Kluwer Academic Publishers, 1993, pp. 87-88））に紹介されているデジェネレイテッド差動型のＯＴＡの具体的な構成を示す回路図である。
電流源４０４、４０５、４０６、４０７は同じ電流値をそれぞれ流している。また、入力トランジスタ４０１、４０２のソースに接続された可変抵抗素子４０３の抵抗成分は外部から与えられる相互コンダクタンス制御信号４０８に応じて抵抗値が変化する。
入力トランジスタ４０１、４０２の相互コンダクタンスが十分大きい時、可変抵抗素子４０３の抵抗成分をＲとすると、出力に、ΔＶ／Ｒ／２の電流が現れる。ここでΔＶは入力に与えられた電圧信号の差動成分の電圧を現している。従って、制御信号４０８で可変抵抗素子４０３の抵抗値を制御することによって、任意の相互コンダクタンスＧmを実現することができる。この入力段の構成は一般的に全差動入力段と呼ばれている。
近年のプロセスの微細化に伴い、電源電圧の低電圧化が要求されている。特に電源電圧が１Ｖ以下となると、電源とＧＮＤとの間で使用できるトランジスタの縦積み段数が制限され、従来の回路構成を使用することができなくなってきている。図2に示す回路構成の場合、電流源に少なくとも１つ以上のトランジスタが必要となるため、トランジスタを縦積みすると電源とＧＮＤとの間に３段のトランジスタが使用されることとなる。飽和領域で動作するトランジスタは、ドレイン−ソース間電圧として一般的には２００ｍＶ程度必要とされるため、トランジスタを３段に縦積みすると６００ｍＶは信号の大きさに関係なく必要となる。したがって、電源電圧が１Ｖの場合には信号振幅として４００ｍＶしか使うことができず、十分な振幅とすることができないという問題点がある。
図3は、非特許文献２（モヒーディン著、「ノンリニア エフェクト イン スード ディファレンシャル オーティーエーズ ウイズ シーエフエムビー」、アイトリプルイー トランザクション オン サーキッツ アンド システムズ、５０巻、第１０号、２００３年１０月、７６２−７６９頁（Ahmed Nader Mohieldin, "Nonlinear Effects in Pseudo Differential OTAs With CMFB", IEEE Transactions on Circuits and Systems, Vol. 50, No. 10, October 2003, pp. 762-769））に開示されている擬似差動入力型のＯＴＡの構成を示す図であり、図3ａは回路図、図3ｂは出力段の等価回路図である。
図3ａにおいて、ｐ−ｍｏｓトランジスタＭ2A、Ｍ2B、Ｍ02A、Ｍ02Bのソースは共通に電源に接続され、ｎ−ｍｏｓトランジスタＭ1A、Ｍ1B、Ｍ01A、Ｍ01Bのソースは共通に接地されている。ｐ−ｍｏｓトランジスタＭ2A、Ｍ2B、Ｍ02A、Ｍ02Bの各ドレインはｎ−ｍｏｓトランジスタＭ1A、Ｍ1B、Ｍ01A、Ｍ01Bの各ドレインに接続されるとともに、ｐ−ｍｏｓトランジスタＭ2A、Ｍ02Aのゲートはｐ−ｍｏｓトランジスタＭ02Aのドレインに接続され、ｐ−ｍｏｓトランジスタＭ2B、Ｍ02Bのゲートはｐ−ｍｏｓトランジスタＭ02Bのドレインに接続されて電流ミラー回路が形成されている。ｎ−ｍｏｓトランジスタＭ1A、Ｍ01Aの各ゲートは共通に接続され、また、ｎ−ｍｏｓトランジスタＭ1B、Ｍ01Bの各ゲートは共通に接続されてゲート信号Va、Vbの入力部とされ、トランジスタＭ1A、Ｍ2Aのドレインより出力電流Ｉout1が得られ、トランジスタＭ1B、Ｍ2Bのドレインより出力電流Ｉout2が得られる。
上記のように構成される回路において、トランジスタＭ1A、Ｍ1Bが入力トランジスタであり、トランジスタＭ01A、Ｍ01Bによって信号の同相成分が電圧電流変換され、トランジスタＭ02A、Ｍ02BとトランジスタＭ2A、Ｍ2Bで構成された電流ミラー回路によって同相成分に比例した電流がトランジスタＭ1A、Ｍ1Bに供給されている。
電流源を流れる電流は、トランジスタＭ01A、Ｍ01Bによって発生する信号の同相成分に比例した電流値の１／２の電流値が流れる。
一般に、MOSFETのドレイン電流IDは、
ＩD＝１／２μCax〔W／L〕（VGS−VT）2
で表される。
ゲートソース間電圧にVaが加えられたトランジスタのドレイン電流をI1とし、ゲートソース間電圧にVaが加えられたトランジスタのドレイン電流をI2とし、各トランジスタの大きさ（W／L）が同一の場合、I1、I2は上式を簡略化して次のように表される。
Ｉ1＝ｋ（Va−VT）2
Ｉ2＝ｋ（Vb−VT）2
ここで、Vc＝Va＋Vbとおくと、
Ｉ1−Ｉ2＝ｋ（Vc−2VT）（Va−Vb）
となり、電流の差ΔＩは、
ΔＩ＝Gm（Va−Vb）
となる。この式に示されるように、上記２種類のトランジスタを流れる電流の差ΔＩは、ゲートに入力されるゲート信号Va、Vbの差に比例した値となり、ＯＴＡとして働くこととなる。
図3に示した例の場合について説明する。トランジスタM1A、M1B、M01A、M01Bの大きさがそれぞれ等しく、また、M2A、M2B、M02A、M02Bの大きさがそれぞれ等しいとした場合、ゲートソース間に信号Vaが印可されたトランジスタM1A、M01Aにはドレイン電流I1が、ゲートソース間に信号Vｂが印可されたトランジスタM1B、M01Bにはドレイン電流I２がそれぞれ流れる。M01A、M01Bのドレイン電流I1、I2は、M2A、M02Aおよび、M2B、M02Bで構成された電流ミラー回路によってミラーリングされるため、トランジスタM2A、M2Bのドレインには（I1+I2）／２の電流がそれぞれながれる。ここで、トランジスタM1AおよびM1Bのドレイン電流はそれぞれI1、I2なので、図3ｂの出力段から（I1−I2）／２、（I２−I１）／２の電流が出力される。従って、ゲート信号Va、Vbの差に比例してI1とI2の差が出力されるため、OTAとして働くことになる。なお、図3に示したＯＴＡの例では、相互コンダクタンスを外部から変更する場合、入力信号の同相バイアス電圧を制御することによって相互コンダクタンスを制御することができる。
図4は、図3に示した擬似差動入力型のＯＴＡを機能ブロックにて示した図である。図4において、第１の電圧電流変換素子１７０１、第３の電圧電流変換素子１７０３がトランジスタＭ1A、Ｍ1Bに対応し、同相電流発生部１７０５を構成する第２の電圧電流変換素子１７０２、第４の電圧電流変換素子１７０４がトランジスタＭ01A、Ｍ01Bに対応する。電流ミラー回路１７０６は、トランジスタＭ02A、Ｍ02B、トランジスタＭ2A、Ｍ2Bに対応するもので、入力電流に対して電流の極性を反転し、入力された電流に比例した電流を出力する回路である。
上述したように、ＯＴＡの出力インピーダンスは理想的には無限大になる。このため、図1ないし図3に示した回路では、出力の直流バイアスは電源側もしくは接地側に振り切ってしまい、信号を取り出すことができない。そこで出力の直流バイアスを設定するためのＣＭＦＢ（Common Mode Feed Back）回路が知られている（非特許文献２参照）。
図5はＣＭＦＢ回路の構成を示す図であり、図5ａはＣＭＦＢ回路の構成を概念的に示すブロック図、図5ｂは具体的な構成を示す回路図、図5ｃはＣＭＦＢ回路の使用例を示すブロック図である。
まず、ＣＭＦＢ回路の動作について図5ａを参照して説明する。ＣＭＦＢ回路７０２を構成する同相バイアス検出回路７０３はＯＴＡ７０１の出力ＶOUT+、ＶOUT-を入力し、これらの同相バイアス成分を出力バイアス制御信号７０４としてＯＴＡ７０１へフィードバックする。ＯＴＡ７０１には制御信号として出力バイアス制御信号７０４の他にリファレンス信号７０５が入力されており、ＯＴＡ７０１は出力バイアス制御信号７０４とリファレンス信号７０５とを比較し、出力バイアス制御信号７０４が所定の一定のバイアスとなるようにその出力を制御する。
なお、ＣＭＦＢ回路は、図5ａに示したようにＯＴＡ外部に設けられる同相バイアス検出回路を指し示すこともあるが、同相バイアス検出回路に加えて、出力バイアス制御信号およびリファレンス信号を入力して比較、フィードバックを行うＯＴＡ内部の回路を含めていう場合もある。
図5ｂに示すように、本従来例は、ｎ−ｍｏｓトランジスタＭ3A’、Ｍ3A、Ｍ03A、Ｍ2A、Ｍ3B’、Ｍ3B、Ｍ03B、Ｍ2B、ｐ−ｍｏｓトランジスタＭ04A’、Ｍ4A、Ｍ04A、Ｍ1A、Ｍ04B’、Ｍ4B、Ｍ04B、Ｍ1Bにより構成されている。
ｐ−ｍｏｓトランジスタＭ1A、Ｍ1B、Ｍ04A、Ｍ04B、Ｍ4A、Ｍ4Bのそれぞれにはｎ−ｍｏｓトランジスタＭ2A、Ｍ2B、Ｍ03A、Ｍ03B、Ｍ3A、Ｍ3Bが対応しており、これらの対応するトランジスタはドレインが共通とされて電源と接地との間に設けられてＯＴＡを構成している。ｐ−ｍｏｓトランジスタＭ1A、Ｍ1B、ｎ−ｍｏｓトランジスタＭ2A、Ｍ2B、は入力差動対を構成するもので、ｐ−ｍｏｓトランジスタＭ1A、Ｍ1BのゲートにはＶIN+、ＶIN-が供給されている。トランジスタＭ1A、Ｍ2AのドレインはトランジスタＭ2A、Ｍ03A、Ｍ3Aのゲートに接続され、トランジスタＭ1B、Ｍ2BのドレインはトランジスタＭ2B、Ｍ03B、Ｍ3Bのゲートに接続されている。
ｐ−ｍｏｓトランジスタＭ1A、Ｍ1B、Ｍ04A、Ｍ04B、Ｍ4A、Ｍ4B、の各ゲートは共通とされてノードＶx（前段）とされ、トランジスタＭ04A、Ｍ04Bのドレインと接続されている。トランジスタＭ3A、Ｍ3B、Ｍ4A、Ｍ4BはＯＴＡの出力段を構成するもので、トランジスタＭ3A、Ｍ3BのドレインがＶOUT+の出力ノードとされ、トランジスタＭ4A、Ｍ4BのドレインがＶOUT-の出力ノードとされている。
トランジスタＭ3A’、Ｍ3B’、Ｍ4A’、Ｍ4B’は、ＣＭＦＢ回路を構成するもので、ゲートにリファレンス信号ＶYが供給されるトランジスタＭ3A’のソースは接地され、ドレインはトランジスタＭ3A、Ｍ4Aのドレインに接続されている。ゲートにリファレンス信号ＶYが供給されるトランジスタＭ3B’のソースは接地され、ドレインはトランジスタＭ3B、Ｍ4Bのドレインに接続されている。ゲートがノードＶx（次段）とされるトランジスタＭ4A’のソースは電源に接続され、ドレインはトランジスタＭ3A、Ｍ4Aのドレインに接続されている。ゲートがノードＶx（次段）とされるトランジスタＭ4B’のソースは電源に接続され、ドレインはトランジスタＭ3B、Ｍ4Bのドレインに接続されている。
図5ｂにおいて、トランジスタＭ1A、Ｍ1B、Ｍ2A、Ｍ2Bで構成された回路は、トランジスタＭ2A、Ｍ2BのゲートにＶa、Ｖbを発生するための入力段の回路であって、図3ａに示した回路図においてＶa、Ｖbを発生する回路に対応する回路である。その他の図3ａに示した回路図に対応する部分は以下の通りである。
図5ｂにおけるトランジスタＭ03A、Ｍ03B、Ｍ04A、Ｍ04Bが図3ａにおけるトランジスタＭ01、Ｍ02に対応し、図5ｂにおけるトランジスタＭ3A，Ｍ3B、Ｍ4A，Ｍ4Bが図3ａにおけるトランジスタＭ1、Ｍ2に対応する。また、図5ｂに示されるトランジスタのうち、図3ａには対応するトランジスタがないトランジスタＭ3A’、Ｍ3B’とＭ4A’、Ｍ4B’がＣＭＦＢ回路の一部を構成する。
次に、図5ｂに示した回路の動作について説明する。
本従来例におけるＯＴＡ部分の動作は図3ａを参照して説明した動作と同様である。ＶIN+、ＶIN-が入力トランジスタ対Ｍ1A、Ｍ1Bに入力されると、トランジスタＭ03A，Ｍ03BのゲートにＶa、Ｖbが発生し、電圧電流変換され、ノードＶX（前段）で差動成分が除去される。ＯＴＡがが２段以上直列に接続されている場合、例えば図5ｃに示すようにＯＴＡ１とＯＴＡ２が２段直列に接続されている場合、ＯＴＡ２のＶX（前段）は前段に設けられたＯＴＡ１のノードＶX（次段）と接続される。本従来例の場合には、ＯＴＡ２のノードＶX（前段）にはＯＴＡ１の出力信号の同相バイアス成分が現れる。この同相バイアス成分をＯＴＡ１のノードＶX（次段）へ返すことによりＯＴＡ１の出力同相バイアスに負帰還がかかる。また、このときに、トランジスタＭ3A’、Ｍ3B’のゲートにリファレンス信号ＶYを供給することにより、出力ＶOUT+、ＶOUT-の同相バイアスは所定のバイアスに設定される。
ブラン・ナウタ著、「アナログ シーモス フィルターズ フォア ヴェリー ハイ フレクエンシー」、クルーアー アカデミック パブリッシャーズ出版、１９９３年、８７〜８８頁 モヒーディン著、「ノンリニア エフェクト イン スード ディファレンシャル オーティーエーズ ウイズ シーエフエムビー」、アイトリプルイー トランザクション オン サーキッツ アンド システムズ、５０巻、第１０号、２００３年１０月、７６２−７６９頁（Ahmed Nader Mohieldin, "NonlinearEffects in Pseudo Differential OTAs With CMFB", IEEE Transactions onCircuits and Systems, Vol. 50, No. 10, October 2003, pp. 762-769）
図2に示した従来技術の場合には、入力信号の同相バイアス成分が変化しても、入力トランジスタのソースに接続された電流源によってトランジスタを流れる電流の同相成分は一定であったが高い電源電圧を必要とすることから十分な振幅とすることができないという問題点がある。
図3に示した従来技術の場合には、低い電源電圧で動作を行うことができるものの、入力段となるトランジスタのソースに電流源が無いため、トランジスタを流れる電流の同相成分が入力信号の同相成分に依存して変化する。このため、ＯＴＡの出力にその変化分が同相信号として現れてしまうという問題点がある。信号の同相成分が出力に現れると、信号の動作点の変動によって、信号ダイナミックレンジの低下、差動信号の誤差要因など、最悪の場合には発振の原因にもなるため、少なくとも１／１０以下の利得になることが望ましいとされ、ＯＴＡを使った一般的な回路では信号の同相成分は可能な限り除去するように設計されるが、図3に示した従来技術では同相成分を十分に除去することは困難であった。
図5に示した出力の直流バイアスを設定するためのＣＭＦＢ回路が設けられたＯＴＡでは、ＯＴＡの出力ノードとなるトランジスタＭ3A、Ｍ3B、Ｍ4A、Ｍ4Bのドレインに、直列接続されたときの次段に設けられたＯＴＡからの同相バイアス成分を示す信号を入力するトランジスタＭ4A’、Ｍ4B’とリファレンス信号を入力するトランジスタＭ3A’、Ｍ3B’とが設けられる。このため、出力ノードには４個のトランジスタが接続され、各トランジスタの出力コンダクタンスや寄生容量が並列に接続されることとなる。これにより、ＯＴＡの出力インピーダンスが低下し、ＯＴＡとしての特性が劣化してしまうという問題点がある。
本発明は上述したような従来の技術が有する問題点に鑑みてなされたものであって、出力に現れる信号の同相成分を低減し、十分な振幅を得ることができるトランスコンダクタンスアンプおよび電圧電流変換方法を実現することを目的とする。
また、本発明は上述したような従来の技術が有する問題点に鑑みてなされたものであって、ＯＴＡとしての特性の劣化が抑制されたＣＭＦＢ回路を備えたＯＴＡを実現することを目的とする。
本発明の電圧電流変換方法は、入力された第１の電圧信号と第２の電圧信号との差に比例した第１の電流および第２の電流を出力する電圧電流変換方法であって、
前記第１の電圧信号を第１の電流信号に変換するステップと、
前記第２の電圧信号を第２の電流信号に変換するステップと、
前記第１の電流信号と前記第２の電流信号の同相成分を得るステップと、
前記第１の電流信号および第２の電流信号のそれぞれより前記同相成分を減算することにより第３の電流信号および第４の電流信号を得、さらに、前記第３の電流信号から前記第４の電流信号を減算して第１の出力とし、前記第４の電流信号から前記第３の電流信号を減算して第２の出力するステップと、
を有することを特徴とする。
本発明のトランスコンダクタンスアンプは、第１の電圧信号を電流信号に変換する第１および第２の電圧電流変換素子と、
第２の電圧信号を電流信号に変換する第３および第４の電圧電流変換素子と、
前記第１の電圧信号と前記第２の電圧信号のそれぞれを電流信号に変換し、さらに各電流信号の同相成分に応じた同相電流を発生する同相電流発生部と、
前記第１ないし第４の電圧電流変換素子のそれぞれにて変換された各電流信号から前記同相成分発生部による同相成分を減算する第１の電流回路と、
前記第１の電流回路により前記同相成分が減算された前記第１の電圧電流変換素子による電流信号と前記第３の電圧電流変換素子による電流信号との差を第１の電流出力とする第２の電流回路と、
前記第１の電流回路により前記同相成分が減算された前記第４の電圧電流変換素子による電流信号と前記第２の電圧電流変換素子による電流信号との差を第２の電流出力とする第３の電流回路と、
を有することを特徴とする。
この場合、前記同相電流発生部は、前記第１の電圧信号と前記第２の電圧信号のそれぞれを電流信号に変換する第５の電圧電流変換素子および第６の電圧電流変換素子を備えることとしてもよい。
さらに、前記第１ないし第６の電圧電流変換素子はベースまたはゲートに前記第１の電圧信号または前記第２の電圧信号が供給される第１ないし第６の第１導電型のトランジスタにより構成され、
前記第１の電流回路は、複数の第２導電型のトランジスタにより構成され、前記複数の第２導電型のトランジスタのゲートは共通とされ、前記複数の第２導電型のトランジスタの少なくとも一つはゲートとドレインが短絡されており、
前記第２導電型のトランジスタの出力は前記第１ないし第６の電圧電流変換素子の出力のいずれかと接続されるとしてもよい。
また、前記第１の電流回路は、前記第１ないし第６の電圧電流変換素子とともに電源と接地との間に設けられた第１ないし第６の第２導電型トランジスタより構成され、
前記第２導電型のトランジスタのゲートおよびソースは共通とされ、前記第２導電型のトランジスタの少なくとも一つのトランジスタのゲートとドレインは短絡されており、
前記第２導電型のトランジスタの出力は前記第１ないし第６の電圧電流変換素子の出力とそれぞれ接続されるとしてもよい。
また、前記第５の第１導電型のトランジスタと前記第６の第１導電型のトランジスタは互いに大きさのそろった第１トランジスタであり、
第１ないし第４の第１導電型のトランジスタは互いに大きさのそろった第２トランジスタであり、
前記第５の第２導電型トランジスタと前記第６の第２の導電型のトランジスタは互いに大きさのそろった第３トランジスタであり、
前記第１ないし第４の第２導電型のトランジスタは互いに大きさのそろった第４トランジスタであり、
前記第１トランジスタと前記第２トランジスタの大きさの比が前記第３トランジスタと前記第４トランジスタの大きさの比と等しいとしてもよい。
また、前記第１の第１導電型のトランジスタは第１の電流出力の出力部を構成し、前記第４の第１導電型のトランジスタは第２の電流出力の出力部を構成し、
前記第２の電流回路は、出力が前記第１の第１導電型のトランジスタの出力と共通とされた第７の第１導電型のトランジスタと、出力およびゲートが前記第第３の第１導電型のトランジスタの出力および前記第７の第１導電型のトランジスタのゲートと共通とされた第８の第１導電型のトランジスタとから構成され、
前記第３の電流回路は、出力が前記第２の第１導電型のトランジスタの出力と共通とされた第９の第１導電型のトランジスタと、出力およびゲートが前記第４の第１導電型のトランジスタの出力および前記第９の第１導電型のトランジスタのゲートと共通とされた第１０の第１導電型のトランジスタとから構成され、
前記第２，３，５，６の第１導電型のトランジスタは互いに大きさのそろった第１トランジスタであり、
前記第１の第１導電型のトランジスタと前記第４の第１導電型のトランジスタは互いに大きさのそろった第２トランジスタであり、
前記第８の第１導電型のトランジスタと前記第１０の第１導電型のトランジスタは互いに大きさのそろった第３トランジスタであり、
前記第７の第１導電型のトランジスタと前記第９の第１導電型のトランジスタは互いに大きさのそろった第４トランジスタであり、
前記第５の第２導電型のトランジスタと前記第６の第２導電型のトランジスタと前記第２の第２導電型のトランジスタと前記第３の第２導電型トランジスタは互いに大きさのそろった第５トランジスタであり、
前記第１の第２導電型トランジスタと前記第４の第２導電型トランジスタは互いに大きさのそろった第６トランジスタであり、
前記第１トランジスタと前記第２トランジスタの大きさの比、前記第３トランジスタと前記第４トランジスタの大きさの比、および前記第５トランジスタと前記第６トランジスタの大きさの比が等しいとしてもよい。
また、上記のいずれかに記載のトランスコンダクタンスアンプを複数有し、
一のトランスコンダクタンスアンプに設けられ、前記一のトランスコンダクタンスアンプにおける第１の電流出力と第２の電流出力との差を第１の電流出力として出力する第４の電流回路と、
他のトランスコンダクタンスアンプに設けられ、他のトランスコンダクタンスアンプにおける第２の電流出力と第１の電流出力との差を第２の電流出力として出力する第５の電流回路と、
を有することとしてもよい。
さらに、前記同相電流発生部は、第３の電圧信号がベースまたはゲートに供給された第７の電圧電流変換素子を備え、前記同相電流として前記第３の電圧信号に応じたバイアス電流を含む同相電流を出力するとしてもよい。
また、前記第１の電流回路が前記第２の電流回路に供給するリファレンス電流に加算される第１のバイアス電流を発生する第１のバイアス電流発生素子と、
前記第１の電流回路が前記第３の電流回路に供給するリファレンス電流に加算される第２のバイアス電流を発生する第２のバイアス電流発生素子と、
を有するとしてもよい。
本発明のフィルタ回路は上記のトランスコンダクタンスアンプである第１および第２のトランスコンダクタンスアンプを用いて構成された一次のフィルタ回路であって、
前記第１および第２のトランスコンダクタンスアンプと容量からなり、第１のトランスコンダクタンスアンプの出力端子および反転出力端子のそれぞれは、第２のトランスコンダクタンスアンプの入力端子および反転入力端子に接続されるとともに容量を介して接地され、第２のトランスコンダクタンスアンプの出力端子および反転出力端子は第２のトランスコンダクタンスアンプの反転入力端子および入力端子に接続される。
本発明の他の形態によるフィルタ回路は上記のトランスコンダクタンスアンプである第１ないし第４のトランスコンダクタンスアンプを用いて構成された４次のフィルタ回路であって、
第１ないし第４のトランスコンダクタンスアンプにより構成され、第１のトランスコンダクタンスアンプの出力端子および反転出力端子のそれぞれは、第２のトランスコンダクタンスアンプの入力端子および反転入力端子に接続されるとともに容量を介して接地され、該第２のトランスコンダクタンスアンプの出力端子および反転出力端子のそれぞれは、第２のトランスコンダクタンスアンプの入力端子および反転入力端子に接続されるとともに容量を介して接地され、該第３のトランスコンダクタンスアンプの出力端子および反転出力端子は該第３のトランスコンダクタンスアンプの反転入力端子および入力端子に接続され、第４のトランスコンダクタンスアンプの入力端子および反転入力端子は第２のトランスコンダクタンスアンプの出力端子および反転出力端子と接続され、第４のトランスコンダクタンスアンプの出力端子および反転出力端子は第２のトランスコンダクタンスアンプの反転入力端子および入力端子と接続される。
本発明のさらに他の形態によるフィルタ回路は上記の一次のフィルタ回路１個と、上記の４次のフィルタ回路２個が直列に接続される。
本発明による電圧発生回路は、上記のトランスコンダクタンスアンプを用いて構成された電圧発生回路であって、
前記トランスコンダクタンスアンプは、出力端子および反転出力端子が反転入力端子および入力端子に接続され、
前記トランスコンダクタンスアンプの一方の出力部を交流的に接地する容量を有することを特徴とする。
本発明の他の形態による電圧発生回路は、上記のトランスコンダクタンスアンプを用いて構成された電圧発生回路であって、
第１および第２のトランスコンダクタンスアンプおよび容量から構成され、第１のトランスコンダクタンスアンプの出力端子および反転出力端子は第２のトランスコンダクタンスアンプの入力端子および反転入力端子に接続されるとともに第１のトランスコンダクタンスアンプの反転入力端子および入力端子に接続され、第１のトランスコンダクタンスアンプの入力端子および反転入力端子はそれぞれ容量を介して入力に接続され、第２のトランスコンダクタンスアンプの出力端子および反転出力端子のそれぞれは出力とされることを特徴とする電圧発生回路。
本発明の電流制御発振器は、上記の電圧発生回路を用いて構成された電流制御発振器であって、
電源と接地間に直列に設けられた複数の抵抗と、
前記複数の抵抗と前記電圧発生回路の入力との間に設けられ、前記複数の抵抗により分圧された電圧を選択的に前記電圧発生回路の入力とするスイッチ群と、
前記直列に設けられた複数の抵抗の端部電圧と前記電圧発生回路出力とを比較する第１および第２のコンパレータと、
前記第１および第２のコンパレータ出力により状態が変化し、その出力が発振周波数とされるとともに前記スイッチ群の切替制御信号とされるフリップフロップと、を有する。
本発明のＰＬＬ回路は上記の電流制御発振器を用いて構成されたＰＬＬ回路であって、
前記電流制御発振器は、電流制御信号により発信周波数が制御される電流制御発振器と、
基準周波数信号と前記電流制御発振器出力とを入力し、これらの位相差に応じた信号を出力する位相検出器と、
前記位相検出器出力を電流に変換して前記電流制御発振器の制御信号入力端子へ供給する電圧電流変換器とを有する。
上記のように構成される本発明においては、同相電流発生回路では同相成分の電流だけが出力される。この同相成分の電流を第１の電流ミラー回路で分配し、各電圧電流変換素子の出力から差し引くことにより、各出力を差動成分の電流だけとする。この場合、各出力には第１の電流ミラー回路で生じる同相成分に依存した量の誤差成分が加わるが、これらの誤差成分は、第２の電流ミラー回路および第３の電流ミラー回路によって除去される。
本発明では同相成分の利得が低減された出力とすることができるため、十分な振幅を得ることができるとともに設計の自由度を高くすることができる効果がある。
また、上記のように構成される本発明においては、出力段には帰還信号伝達手段、具体的には電流ミラー回路またはトランジスタの出力部のみが接続されるので、トランスコンダクタンスアンプの出力段を構成するトランジスタ以外には、１つのトランジスタのみが接続されることとなる。このため、従来よりも接続されるトランジスタの個数が減り、ＯＴＡとしての特性の劣化が抑制されたＣＭＦＢ回路を備えたＯＴＡが実現できる。
トランスコンダクタンスアンプの基本構成を示す図である。 相互コンダクタンスＧｍが制御されるＯＴＡでありデジェネレイテッド差動型のＯＴＡの具体的な構成を示す回路図である。 擬似差動入力型のＯＴＡの構成を示す回路図である。 擬似差動入力型のＯＴＡの出力段の構成を示す等価回路図である。 図３に示した擬似差動入力型のＯＴＡを機能ブロックにて示した図である。 ＣＭＦＢ回路の構成を概念的に示すブロック図である。 ＣＭＦＢ回路の具体的な構成を示す回路図である。 ＣＭＦＢ回路の使用例を示すブロック図である。 本発明による第１の実施の形態の構成を示す等価回路図である。 本発明による第１の実施の形態の構成を示す回路図である。 本発明による第１の実施の形態の効果を説明するための図である。 本発明による第１の実施の形態の効果を説明するための図である。 本発明による第１の実施の形態の効果を説明するための図である。 本発明による第１の実施の形態の効果を説明するための図である。 本発明による第１の実施の形態の効果を説明するための図である。 本発明による第１の実施の形態の効果を説明するための図である。 本発明による第１の実施の形態の効果を説明するための図である。 本発明による第１の実施の形態の効果を説明するための図である。 本発明による第１の実施の形態の効果を説明するための図である。 本発明による第１の実施の形態の第１の変形例を示す回路図である。 本発明による第１の実施の形態の第２の変形例を示す回路図である。 本発明による第２の実施の形態の構成を示す等価回路図である。 本発明による第２の実施の形態の構成を示す回路図である。 本発明による第３の実施の形態の構成を示す等価回路である。 本発明による第４の実施の形態の構成を示す等価回路図である。 本発明による第４の実施の形態の構成を示す回路図である。 本発明による第５の実施の形態の構成を示す回路図である。 本発明による第６の実施の形態の構成を示す回路図である。 本発明による第７の実施の形態の構成を示す回路図である。 本発明による第８の実施の形態の構成を示す回路図である。 本発明による第９の実施の形態の構成を示す回路図である。 本発明による第１０の実施の形態を示す図である。 図２９ａ中の一次フィルタ２４１の構成を示す回路図である。 図２９ａ中の４次フィルタ２４２、２４３の構成を示す回路図である。 本発明による第１１の実施の形態のＰＬＬ回路構成を示すブロック図である。 図３０ａ中の電流制御発振器２５５の構成を示す回路図である。 図３０ｂに示される比較電圧発生回路２５７の構成を具体的に示す回路図である。 本発明による第１２の実施形態の構成を示す回路図である。 本発明による第１３の実施形態の構成を示す回路図である。 本発明による第１４の実施形態の構成を示す回路図である。 本発明による第１５の実施の形態のフィルタ構成を示すブロック図である。 図３４ａ中の一次フィルタ２４１の構成を示す回路図である。 図３４ａ中の４次フィルタ２４２、２４３の構成を示す回路図である。 本発明による第１６の実施の形態のＰＬＬ回路構成を示すブロック図である。 図３５ａ中の電流制御発振器２５５の構成を示す回路図である。
符号の説明
１０１ 第１の電圧電流変換素子
１０２ 第２の電圧電流変換素子
１０３ 第３の電圧電流変換素子
１０４ 第４の電圧電流変換素子
１０５ 第５の電圧電流変換素子
１０６ 第６の電圧電流変換素子
１０７ 同相電流発生部
１０８ 第１の電流ミラー回路
１０９ 第２の電流ミラー回路
１１０ 第３の電流ミラー回路
Ｍ03A、Ｍ3A、Ｍ5A、Ｍ6A、Ｍ7A、Ｍ03B、Ｍ3B、Ｍ5B、Ｍ6B、Ｍ7B ｎ−ｍｏｓトランジスタ
Ｍ04A、Ｍ4A、Ｍ8A、Ｍ04、Ｍ4B、Ｍ8B 、ｐ−ｍｏｓトランジスタ
次に、本発明の実施の形態について図面を参照して説明する。
（第１の実施の形態）
図6および図7は本発明による第１の実施の形態の構成を示す図であり、図6は等価回路、図7は回路図である。
本実施の形態は、図6の等価回路に示されるように、第１〜第６の電圧電流変換素子１０１〜１０６、同相電流発生部１０７、第１〜第３の電流ミラー回路１０８〜１１０により構成されている。
図6の構成を図7に示される具体的な回路に置き換えると、第１〜第６の電圧電流変換素子１０１〜１０６はｎ−ｍｏｓトランジスタＭ1F、Ｍ1C、Ｍ1B、Ｍ1E、Ｍ1D、Ｍ1A、により構成されている。第１の電流ミラー回路はｐ−ｍｏｓトランジスタＭ2A〜Ｍ2Fにより構成されている。第２の電流ミラー回路はｎ−ｍｏｓトランジスタＭ3C、Ｍ3Dにより構成され、第３の電流ミラー回路はｎ−ｍｏｓトランジスタＭ3A、Ｍ3Bにより構成されている。また、同相電流発生部１０７は第２の電圧電流変換素子１０２（Ｍ1C）および第５の電圧電流変換素子１０５（Ｍ1D）より構成されている。
トランジスタの大きさについていうと、第１の実施の形態においては、トランジスタＭ1A〜Ｍ1Fの各トランジスタの大きさは同じとしているが、トランジスタＭ2A〜Ｍ2FはトランジスタＭ1A〜Ｍ1Fと異なる大きさであってもよい。また、トランジスタＭ3A、Ｍ3Bは異なる大きさであってもよい。なお、トランジスタＭ1A〜Ｍ1Fの各トランジスタの大きさは、下記に示す変形例のように目的に応じて異なる大きさに変更してもよい。
ｐ−ｍｏｓトランジスタＭ2A〜Ｍ2Fのソースおよびゲートは共通とされ、ソースは電源に接続されている。ｐ−ｍｏｓトランジスタＭ2A〜Ｍ2Fの各ドレインは、ｎ−ｍｏｓトランジスタＭ1F、Ｍ1C、Ｍ1A、Ｍ1B、Ｍ1E、Ｍ1Aの各ドレインに接続されている。ｎ−ｍｏｓトランジスタＭ1A〜Ｍ1F、Ｍ3A〜Ｍ3Dのソースは接地されている。第２の電流ミラー回路を構成するｎ−ｍｏｓトランジスタＭ3C、Ｍ3Dのドレインはｐ−ｍｏｓトランジスタＭ2E、Ｍ2Fのドレインに接続され、ゲートは共通にｎ−ｍｏｓトランジスタＭ3Cのドレインに接続されている。第３の電流ミラー回路を構成するｎ−ｍｏｓトランジスタＭ3A、Ｍ3Bのドレインはｐ−ｍｏｓトランジスタＭ2A、Ｍ2Bのドレインに接続され、ゲートは共通にｎ−ｍｏｓトランジスタＭ3Bのドレインに接続されている。同相電流発生部１０７を構成するｎ−ｍｏｓトランジスタＭ1C、Ｍ1Dの各ゲートはｎ−ｍｏｓトランジスタＭ1B、Ｍ1Eの各ゲートとそれぞれ接続され、ドレインはｐ−ｍｏｓトランジスタＭ2A〜Ｍ2Fの各ゲートに共通に接続されている。
なお、ドレイン、ゲート、ソースがそれぞれ接続されているトランジスタ、例えば、ｐ−ｍｏｓトランジスタＭ2CとＭ2Dは、図7に示すように別々に設けることも可能であるが、大きさを２倍にして１つとすることも可能である。ｐ−ｍｏｓトランジスタＭ2CとＭ2Dを１つとした場合には第１の電流ミラー回路は５個のｐ−ｍｏｓトランジスタにより構成されることとなる。
上記のように構成される回路において、信号電圧ＶaおよびＶbは、第１〜第６の電圧電流変換素子によって電流に変換される。同相電流発生回路１０７は入力信号の同相成分に比例した電流を出力する。第１の電流ミラー回路はこの同相成分に比例した電流の特性を反転し、第１、第３、第４、第６の電圧電流変換素子の出力から差し引く。この減算された信号のうち、一方は第２および第３の電流ミラー回路で電流の極性が反転されて他方から差し引かれ、出力ＩOUT1、ＩOUT2が得られる。
本実施の形態において、信号電圧ＶaおよびＶbに対応して電圧電流変換された信号は、同相成分の電流と差動成分の電流が加算されている。同相電流発生回路では、第２、第５の電圧電流変換素子の出力が短絡されているために差動成分の電流が除去され、同相成分の電流だけが出力される。この同相成分の電流を第１の電流ミラー回路で分配し、第１、第４、第３、第６の電圧電流変換素子の出力から差し引くことにより、各出力を差動成分の電流だけとする。しかしながら、一般的にトランジスタで構成された回路は、トランジスタの出力コンダクタンスが有限であり、このため、本実施の形態における第１の電流ミラー回路の出力には同相成分の電流の他に同相成分に依存した量の誤差成分が加わってしまう。これにより、第１、第４、第３、第６の電圧電流変換素子の出力にはすべて同じ量の誤差成分が加わってしまう。本実施の形態では、第１、第４の電圧電流変換素子の出力に含まれる誤差成分は、第２の電流ミラー回路によって除去され、第３、第６の電圧電流変換素子の出力に含まれる誤差成分は、第３の電流ミラー回路によって除去され、これら除去された出力をそれぞれ出力ＩOUT1、出力ＩOUT2とする。従って、本実施の形態では同相成分に起因する誤差成分を低減することができ十分な振幅を得ることが可能となる。
上記の効果を同相成分の利得を計算することにより説明する。
まず、ダイオードモデルについて解析する。図8はｎ−ｍｏｓトランジスタ、Ｐ−ｍｏｓトランジスタの等価回路であり、電流の関係は以下の（１）式で表される。
Figure 0004711092
 ここで、ｇm、ｇoは、それぞれトランジスタの相互コンダクタンス、出力コンダクタンスを表している。以降特に断らない限り、トランジスタの相互コンダクタンス、出力コンダクタンスはｇm、ｇoに添え字を付加して表す。
図9はダイオード付加からなるソース接地回路の等化回路であり、入力電圧ｖiと出力電圧ｖoの関係は以下の（２）式で表される。
Figure 0004711092
 図10は、図3に示した回路の片側部分のみを示す回路図、図11はその等価回路図である。
図10に示す回路において、入力（同相入力）Ｖiと出力Ｖ0１との関係は、下記に示す（３）式のように表される。
Figure 0004711092
 ここで、ｇm1はM1A、M01Aの相互コンダクタンスを、ｇm2はM2A、M02Aの相互コンダクタンスをそれぞれ表し、ｇ０１はM1A、M01Aの出力コンダクタンスを、ｇ０２はM2A、M02Aの出力コンダクタンスをそれぞれ表している。
図11に示す等価回路と（３）式より、式を展開して利得を導出する。
Figure 0004711092
 ここで、一般的にトランジスタの相互コンダクタンスｇmは出力コンダクタンスｇoの１０〜１００倍以上大きいため、ｇm≫ｇoとして（４）式はを簡略化すると、次のように表される。
Figure 0004711092
 以上より、図3に示した例では、トランジスタM1A、M01A、M2A、M02Aの相互コンダクタンスｇm1、ｇm2の値を等しく選ぶと、（５）式より、入力信号に対する出力の同相利得はおよそ−１倍となる。また、仮に（２）式が−１／１０となるようにトランジスタ M1A、M01A、M2A、M02Aの相互コンダクタンスｇm1、ｇm2の値を選ぶとすると、相互コンダクタンスｇmはトランジスタの大きさに比例するため、ｐ−ｃｈトランジスタとｎ−ｃｈトランジスタの形状を１：１０とする必要がある。トランジスタの大きさは、電源電圧の低下、ノイズマージン、トランジスタ性能のばらつき等を考慮に入れて決定されるが、さらに上記のような比とすることが条件とされることでさらに設計が困難なものとなる。
次に、本実施の形態のＯＴＡについて解析する。図12は図7に示した回路の片側部分のみを示す回路図である。解析のために、トランジスタＭ2C、Ｍ3Bのトランジスタを図13に示すように負荷ＺM2、ＺM3とおく。
まず、ｖo1を導出する。（２）式の導出と同様に図14に示す等価回路について考えると入出力の関係は次のようになる。
Figure 0004711092
 次に、ｖo2を導出する。ＺM3を用いた図15に示す等価回路について考えると入出力の関係は次のようになる。
Figure 0004711092
 次に、上記のようにして求めたｖo1、ｖo2を用いてｖo3を導出する。等価回路は図16に示すものとなり、入出力の関係は次のようになる。
Figure 0004711092
 ｇo1＋ｇo2＝Ａとおいて、
Figure 0004711092
 Ａを代入すると以下のようになる。
Figure 0004711092
 ｇo1＋ｇo2≪ｇm2，ｇo1＋ｇo2＋ｇo3≪ｇm3とすると、
Figure 0004711092
Figure 0004711092
 ここで、ｇm1、ｇm2、ｇm3はトランジスタＭ1A，Ｍ1B，Ｍ1C、Ｍ2A，Ｍ2B，Ｍ2C、Ｍ3A，Ｍ3Bの相互コンダクタンスを表し、ｇ01、ｇ02、ｇ03はトランジスタＭ1A，Ｍ1B，Ｍ1C、Ｍ2A，Ｍ2B，Ｍ2C、Ｍ3A，Ｍ3Bの出力コンダクタンスを表している。一般にトランジスタの相互コンダクタンスは出力コンダクタンスに比べて１０〜１００倍以上大きいため、（９）式は、（１０）式のように簡略化することができる。
ここで、本実施の形態の回路と図3を用いて説明した従来技術との比較をするために、図3のトランジスタと図7のトランジスタのｇｍ１、ｇｍ２を同一とし、（４）式と（８）式の比をとると次のようになる。
Figure 0004711092
Figure 0004711092
 （１１）式から明らかなように、トランジスタの相互コンダクタンスｇmが出力コンダクタンスｇoに比べて１０〜１００倍以上大きいとすると、同相成分の利得を１／５〜１／５０に低減することができることが分かる。したがって、本実施の形態の回路構成を用いた場合には、同相利得によるトランジスタ大きさの制限を意識することなく設計を行うことができ、設計の自由度が向上する。
なお、本実施の形態において、回路を構成するトランジスタはｐ−ｍｏｓトランジスタ、ｎ−ｍｏｓトランジスタにより構成するものとして説明したが、ＪＦＥＴ、バイポーラトランジスタ、により構成することとしてもよい。また、図7に示されるｐ−ｍｏｓトランジスタをｎ−ｍｏｓトランジスタとし、ｎ−ｍｏｓトランジスタをｐ−ｍｏｓトランジスタとしてもよい。他の実施の形態についても同様である。
（第１の実施の形態の変形例１）
図17は第１の実施の形態の変形例を示す回路図である。図17において第１の実施の形態と異なる点は、同相電流発生部を構成する第２の電圧電流変換素子と第５の電圧電流変換素子を他の電圧電流変換素子よりも小さくしている点である。ここでは、トランジスタＭ1CとＭ1Dのトランジスタの大きさ（＝W/L）をａとし、トランジスタＭ1A、Ｍ1B、Ｍ1E、Ｍ1Fの大きさを２ａとしている。トランジスタＭ3A，Ｍ3B，Ｍ3C、Ｍ3Dの大きさはトランジスタＭ1C、Ｍ1D、トランジスタＭ1A、Ｍ1B、Ｍ1E、Ｍ1Fとは無関係に決められるがここでは２ａとしている。
また、第１の電流ミラー回路を構成するトランジスタＭ2C、Ｍ2Dの大きさも同様にａであり、トランジスタＭ2A、Ｍ2B，Ｍ2E，Ｍ2Fの大きさは２ａである。すなわち、同相電流発生回路を構成するトランジスタＭ1C、Ｍ1Dの大きさと他の電圧電流変換素子であるトランジスタＭ1A、Ｍ1B、Ｍ1E、Ｍ1Fの大きさの比を１：２とし、第１のミラー回路のうちトランジスタＭ1C、Ｍ1Dと接続するトランジスタM2C、M2Dの大きさと、他のトランジスタＭ2A、Ｍ2B，Ｍ2E，Ｍ2Fの大きさの比も同様に１：２となるように構成している。
このような構成により、同相電流発生部１０７を流れる電流を小さくすることができ、入力インピーダンスを低減することが可能となる。また、出力段を構成するトランジスタ（Ｍ1A，Ｍ2A，Ｍ3A，M1F，Ｍ2F，Ｍ3D）に関わらないトランジスタを小さくすることにより消費電力を低減することができる。
また、本実施例では（トランジスタＭ1C、Ｍ1D）：（トランジスタＭ1A、Ｍ1B、Ｍ1E、Ｍ1F、Ｍ3A，Ｍ3B，Ｍ3C、Ｍ3D）の大きさの比を１：２としたが、１：ｎ（ｎ＞１）であればどのような大きさで構成してもよい。またＭ3A，Ｍ3B，Ｍ3C、Ｍ3Dの大きさは無関係に設定可能である。
（第１の実施の形態の変形例２）
図18は第１の実施の形態の変形例を示す回路図である。図18において第１の実施の形態と異なる点は、トランジスタＭ1C、Ｍ1B、Ｍ1D、Ｍ1E の大きさをａとし、トランジスタM1A、M1Fの大きさを２ａとしてこれらの比が１：２となるものとし、トランジスタＭ3B、Ｍ3Cの大きさをｂとし、とトランジスタＭ3A、Ｍ3Dの大きさを２ｂとしてこれらの比が１：２となるものとし、トランジスタＭ2C、Ｍ2D、Ｍ2B，Ｍ2Eの大きさをｃとし、トランジスタＭ2A、Ｍ2Fの大きさを２ｃとしてこれらの比が１：２となるように構成している。
このような構成により、一部のトランジスタの面積の縮小を図れるため、第１の実施の形態と同様の効果を有しつつ、全体の回路面積を小さくできるという効果を得ることができる。また、本実施例では大きさの比を２：１としたが、第１の実施の形態の変形例１と同様にｎ：１（ｎ＞１）とすることもでき、トランジスタの大きさについても同様に変化させることができる。
なお、ｎ−ｍｏｓトランジスタとしてノイズ低減に効果があるウェル分離型を用いてもよい。
以上のトランジスタに関する内容は、以下に説明する各実施の形態においても同様である。
（第２の実施の形態）
図19および図20は本発明による第２の実施の形態の構成を示す図であり、図19は等価回路、図20は回路図である。
本実施の形態は、第１の実施の形態の同相電流発生部１０７に第７の電圧電流変換素子４０１を設けて同相電流発生部１０７’としたものである。第７の電圧電流変換素子４０１は図20に具体的に示す回路図では、ソース接地されたｎ−ｍｏｓトランジスタＭ4となる。ｎ−ｍｏｓトランジスタＭ4のドレインはｐ−ｍｏｓトランジスタＭ2A〜Ｍ2Fの各ゲートに共通に接続され、ゲートにはバイアス電圧Ｖcが入力されている。
第１の実施の形態の場合、第１の電流ミラー回路１０８の出力電流に含まれる誤差成分が非常に小さな場合には、トランジスタＭ2A〜Ｍ2Fを流れる電流とトランジスタＭ1A〜Ｍ1Fを流れる電流とがほとんど同一となる。この状態では第２の電流ミラー回路１０９、第３の電流ミラー回路１１０を構成するトランジスタＭ3A〜Ｍ3Dにバイアス電流が流れないこととなり、信号の半波だけにトランジスタＭ3A〜Ｍ3Dに電流が流れることとなり、信号に損失が生じる。
本実施の形態においては、第１の電流ミラー回路１０８の入力に第７の電圧電流変換素子を設けて第１の電流ミラー回路１０８の入力に信号とは無関係な直流電圧Ｖcを供給することにより、トランジスタＭ2A〜Ｍ2Fを流れる電流がトランジスタＭ1A〜Ｍ1Fを流れる電流よりも常に大きなものとすることができる。ここでいう直流電圧Vｃは接地点から電源電圧までの値であればどの大きさの電圧を与えてもよい。この結果、第２の電流ミラー回路１０９、第３の電流ミラー回路１１０を構成するトランジスタＭ3A〜Ｍ3Dにバイアス電流が流れにくいという問題を解決することができ、差動信号を半波だけでなく全波処理することができ、信号に損失が生じにくくなる。
（第３の実施の形態）
図21は本発明による第３の実施の形態の構成を示す等価回路である。
本実施の形態は、図6に示した第１の実施の形態の第１〜第６の電圧電流変換素子１０１〜１０６、同相電流発生部１０７、第１〜第３の電流ミラー回路１０８〜１１０により構成されるＯＴＡに加えて、これと同じ構成のＯＴＡを設けた構成としたものである。第７〜第１２の電圧電流変換素子１０１’〜１０６’、同相電流発生部１０７’、第５〜第７の電流ミラー回路１０８’〜１１０’のそれぞれは、第１〜第６の電圧電流変換素子１０１〜１０６、同相電流発生部１０７、第１〜第３の電流ミラー回路１０８〜１１０と同様に動作するものである。
本実施の形態において、ＩOUT1を出力するＯＴＡの第３の電流ミラー回路１１０と出力の間には第４の電流ミラー回路６０１が設けられ、ＩOUT2を出力するＯＴＡの第６の電流ミラー回路１０９’と出力の間には第８の電流ミラー回路６０１’が設けられ、各電流ミラー回路により同相成分が除去されるため、さらに同相利得低減効果が向上したものとなっている。
（第４の実施の形態）
図22および図23は本発明による第４の実施の形態の構成を示す図であり、図22は等価回路、図23は回路図である。
本実施の形態は、第１の実施の形態に第８の電圧電流変換素子７０１、第９の電圧電流変換素子７０２を設けたものである。第８の電圧電流変換素子７０１、第９の電圧電流変換素子７０２は図23に具体的に示す回路図では、ｐ−ｍｏｓトランジスタＭ4B、Ｍ4Aとして示される。ｐ−ｍｏｓトランジスタＭ4Bは、ソースが電源に接続され、ドレインが第２の電流ミラー回路を構成するＭ3C、Ｍ3Dのゲートに接続され、ｐ−ｍｏｓトランジスタＭ4Aは、ソースが電源に接続され、ドレインが第３の電流ミラー回路を構成するＭ3A、Ｍ3Bのゲートに接続されている。ｐ−ｍｏｓトランジスタＭ4B、Ｍ4Aのゲートにはバイアス電圧Ｖcが入力されている。
上述したように、第１の実施の形態の場合、第１の電流ミラー回路１０８の出力電流に含まれる誤差成分が非常に小さな場合には、第２の電流ミラー回路１０９、第３の電流ミラー回路１１０を構成するトランジスタＭ3A〜Ｍ3Dにバイアス電流が流れないこととなり、信号の半波だけにトランジスタＭ3A〜Ｍ3Dに電流が流れることとなり、信号に損失が生じる。
本実施の形態においては、第２の電流ミラー回路１０９、第３の電流ミラー回路１１０の入力に第８の電圧電流変換素子７０１、第９の電圧電流変換素子７０２を設けて第２の電流ミラー回路１０９、第３の電流ミラー回路１１０の入力に信号とは無関係な直流電圧Ｖcを供給することにより、第２の電流ミラー回路１０９、第３の電流ミラー回路１１０を構成するトランジスタＭ3A〜Ｍ3Dにバイアス電流が流れないという問題を改善することができ、差動信号を半波だけでなく全波処理することができ、信号に損失が生じにくくなる。
（第５の実施の形態）
図24は本発明による第５の実施の形態の構成を示す回路図である。
本実施の形態は、図7に示した第１の実施の形態においてｐ−ｍｏｓトランジスタＭ2A〜Ｍ2Fにより構成されていた第１の電流ミラー回路１０８について、ｐ−ｍｏｓトランジスタＭ2A〜Ｍ2Fと同じ構成のｐ−ｍｏｓトランジスタＭ2A’〜Ｍ2F’を電源との間に設けて二段構成とし、第１の電流ミラー回路１０８’としたものである。
近年のトランジスタには、閾値電圧が低いものが開発されており、本実施の形態はこのようなトランジスタを第１の電流ミラー回路を構成するトランジスタとして使用するものである。トランジスタを二段構成とすることにより、電源電圧に占める振幅幅の割合が低くなるものの、出力インピーダンスを高くすることができ、増幅精度が向上される。
（第６の実施の形態）
図25は本発明による第６の実施の形態の構成を示す回路図である。
本実施の形態も第５の実施の形態と同様に閾値電圧の低いトランジスタを使用することを前提とするものである。
本実施の形態は、図7に示した第１の実施の形態においてｎ−ｍｏｓトランジスタＭ3C、Ｍ3Dにより構成されていた第２の電流ミラー回路１０９およびｎ−ｍｏｓトランジスタＭ3A、Ｍ3Bにより構成されていた第３の電流ミラー回路１１０について、ｎ−ｍｏｓトランジスタＭ3C、Ｍ3Dおよびｎ−ｍｏｓトランジスタＭ3A、Ｍ3Bと同じ構成のｎ−ｍｏｓトランジスタＭ3C’、Ｍ3D’およびｎ−ｍｏｓトランジスタＭ3A’、Ｍ3B’を接地との間に設けて二段構成とし、第２の電流ミラー回路１０９’および第３の電流ミラー回路１１０’としたものである。本実施の形態においても第５の実施の形態と同様に増幅精度が向上される。
（第７の実施の形態）
図26は本発明による第７の実施の形態の構成を示す回路図である。
本実施の形態は図24に示した第５の実施の形態と図25に示した第６の実施の形態を組み合わせたもので、図7に示した第１の電流ミラー回路１０８を図24に示した電流ミラー回路１０８’とし、図7に示した第２の電流ミラー回路１０９および第３の電流ミラー回路１１０を図25に示した第２の電流ミラー回路１０９’および第３の電流ミラー回路１１０’としたものである。本実施の形態においては第５の実施の形態の効果と第６の実施の形態の効果が相乗されたものとすることができる。
なお、上述した第５ないし第７の実施例において、各電流ミラー回路を二段構成とする例について説明したが、しきい値電圧の低下に応じてさらに多段の構成とすることもでき、このような構成としても当然よい。
（第８の実施の形態）
図27は本発明による第８の実施の形態の構成を示す回路図である。
本実施の形態は、図10に示した第２の実施の形態においてｎ−ｍｏｓトランジスタにて構成されていた、第７の電圧電流変換素子４０1、第２の電流ミラー回路１０９および第３の電流ミラー回路１１０をｐ−ｍｏｓトランジスタにて構成される第７の電圧電流変換素子４０１’、第２の電流ミラー回路１０９’および第３の電流ミラー回路１１０’としたものである。
第７の電圧電流変換素子４０１’であるｐ−ｍｏｓトランジスタＭ4”は、ゲートにはバイアス電流を作るための直流電圧Ｖcが印加され、ソースが電源に接続され、ドレインは第１の電流ミラー回路を構成するｐ−ｍｏｓトランジスタＭ2A〜Ｍ2Fのゲートに接続されている。
第２の電流ミラー回路１０９’を構成するｐ−ｍｏｓトランジスタＭ3C”、Ｍ3D”の各ソースは電源に接続され、各ゲートはｐ−ｍｏｓトランジスタＭ2Eおよびｎ−ｍｏｓトランジスタＭ1Eのドレインに接続されている。ｐ−ｍｏｓトランジスタＭ3C”のドレインはｐ−ｍｏｓトランジスタＭ3C”、Ｍ3D”の各ゲートに接続され、ｐ−ｍｏｓトランジスタＭ3D”のドレインはｐ−ｍｏｓトランジスタＭ2Fおよびｎ−ｍｏｓトランジスタＭ1Fのドレインに接続されている。
第３の電流ミラー回路１１０’を構成するｐ−ｍｏｓトランジスタＭ3A”、Ｍ3B”の各ソースは電源に接続され、各ゲートはｐ−ｍｏｓトランジスタＭ2Bおよびｎ−ｍｏｓトランジスタＭ1Bのドレインに接続されている。ｐ−ｍｏｓトランジスタＭ3B”のドレインはｐ−ｍｏｓトランジスタＭ3A”、Ｍ3B”の各ゲートに接続され、ｐ−ｍｏｓトランジスタＭ3A”のドレインはｐ−ｍｏｓトランジスタＭ2Aおよびｎ−ｍｏｓトランジスタＭ1Aのドレインに接続されている。
上記のように構成される本実施の形態においても第２の実施の形態と同様に、第１の電流ミラー回路１０８の入力に第７の電圧電流変換素子１０７’を設けて第１の電流ミラー回路１０８の入力に信号とは無関係な直流電圧Ｖcを供給することにより、トランジスタＭ2A〜Ｍ2Fを流れる電流がトランジスタＭ1A〜Ｍ1Fを流れる電流よりも常に大きなものとすることができる。この結果、第２の電流ミラー回路１０９’、第３の電流ミラー回路１１０’を構成するトランジスタＭ3A〜Ｍ3Dにバイアス電流が流れにくいという問題を改善することができ、差動信号を半波だけでなく全波処理することができ、信号に損失が生じにくくなっている。
（第９の実施の形態）
図28は本発明による第９の実施の形態の構成を示す回路図である。
本実施の形態は、図7に示した第１の実施の形態における同相電流発生部１０７を電流ミラー回路により構成された同相電流発生部１０７”とし、図9に示した第７の電圧電流変換素子としての機能を持たせたものである。
同相電流発生部１０７”には、図7に示した同相電流発生部１０７の構成に加えて、ｎ−ｍｏｓトランジスタＭ4A’、Ｍ4B’が設けられている。ｎ−ｍｏｓトランジスタＭ4A’、Ｍ4B’の各ソースは接地され、各ドレイン、および直流電圧Ｖcが供給される各ゲートは、ｎ−ｍｏｓトランジスタＭ1C、Ｍ1D’のドレインと共通にｐ−ｍｏｓトランジスタＭ2A〜Ｍ2Fのゲートに接続されている。
上記のように構成される本実施の形態において、ｎ−ｍｏｓトランジスタＭ4A’、Ｍ4B’のゲートにリファレンス電流Ｉrefを流し込むことによって、第２の実施の形態と同様に、トランジスタＭ2A〜Ｍ2Fを流れる電流がトランジスタＭ1A〜Ｍ1Fを流れる電流よりも常に大きなものとすることができる。この結果、第２の電流ミラー回路１０９、第３の電流ミラー回路１１０を構成するトランジスタＭ3A〜Ｍ3Dにバイアス電流が常に流れにくいという問題を改善することができ、差動信号を半波だけでなく全波処理することができ、信号に損失が生じにくくなっている。
上述した各実施の形態のうち、組み合わせ可能な実施の形態について組み合わせることにより各実施の形態における効果が相乗したものとすることができる。例えば、第２、第４、第８、第９の実施の形態に示されるバイアス電流を加算する構成を第５ないし第７の実施の形態に示される電流ミラー回路を多段とする構成と組み合わせることや、さらに、これらによるトランスコンダクタンスアンプを第２の実施の形態に示されるように二重構成としても当然よく、本発明にはこれらの構成も含まれる。
（第１０の実施の形態）
図29は第１０の実施の形態を示す図である。本実施の形態では、第１ないし第９の実施の形態のトランスコンダクタンスアンプをフィルタ回路に用いている。本実施の形態は、図29ａに示すように、一次フィルタ２４１と４次フィルタ２４２、２４３を直列に接続したものである。
各フィルタは、第１ないし第９の実施の形態のいずれかの構成を備えるトランスコンダクタンスアンプと容量からなるＧm−Ｃフィルタであり、一次フィルタ２４１は図29ｂに示すようにトランスコンダクタンスアンプ２４４、２４５および容量から構成され、４次フィルタ２４２、２４３は図29ｃに示すように4個のトランスコンダクタンスアンプ２４６〜２４９および容量から構成されている。
一次フィルタ２４１を構成するトランスコンダクタンスアンプ２４４の出力端子および反転出力端子のそれぞれは、トランスコンダクタンスアンプ２４５の入力端子および反転入力端子に接続され、また容量を介して接地されている。また、トランスコンダクタンスアンプ２４５の出力端子および反転出力端子はトランスコンダクタンスアンプ２４５の反転入力端子および入力端子に接続されて負帰還がかけられている。
４次フィルタ２４２または２４３を構成するトランスコンダクタンスアンプ２４６の出力端子および反転出力端子のそれぞれは、トランスコンダクタンスアンプ２４８の入力端子および反転入力端子に接続され、また容量を介して接地されている。トランスコンダクタンスアンプ２４８の出力端子および反転出力端子のそれぞれは、トランスコンダクタンスアンプ２４９の入力端子および反転入力端子に接続され、また容量を介して接地されている。トランスコンダクタンスアンプ２４９の出力端子および反転出力端子はトランスコンダクタンスアンプ２４９の反転入力端子および入力端子に接続されて負帰還がかけられている。トランスコンダクタンスアンプ２４７の入力端子および反転入力端子はトランスコンダクタンスアンプ２４８の出力端子および反転出力端子と接続され、トランスコンダクタンスアンプ２４７の出力端子および反転出力端子はトランスコンダクタンスアンプ２４８の反転入力端子および入力端子と接続されている。
一次フィルタ２４１と４次フィルタ２４２、２４３を第１ないし第９の実施の形態のトランスコンダクタンスアンプおよび容量を用いて構成することにより、出力に現れる信号の同相成分が低減されたフィルタを構成することができた。また、一次フィルタ２４１と４次フィルタ２４２、２４３とを組み合わせることは必須ではなく、これらを単独のフィルタとして用いても当然よい。
（第１１の実施の形態）
図30は第１１の実施の形態を示す図である。本実施の形態では第９の実施の形態のトランスコンダクタンスアンプを用いてGm-C型の電流制御発振器を構成し、それを周波数制御ループに適用することによりＰＬＬ回路を構成している。
図30ａは周波数制御ループを用いたＰＬＬ回路の構成を示している。本実施の形態のＰＬＬ回路は、位相検出器２５１、チャージポンプ回路２５２、ループフィルタ２５３、電圧電流変換器２５４、電流制御発振器２５５およびコアフィルタ２５６から構成されている。
位相検出器２５１は外部からの基準周波数信号Ｓ１と電流制御発振器２５５とを入力し、これらの位相差に応じた信号を出力する。位相検出器２５１の出力信号はチャージポンプ回路２５２で増幅され、ループフィルタ２５３で高周波成分の除去が行われた後に電圧電流変換器２５４にて電流に変換され、電流制御信号Ｓ２として電流制御発振器２５５およびコアフィルタ２５６へ出力される。
電流制御発振器２５５は電流制御信号Ｓ２の値に応じてその発振周波数が制御され、コアフィルタ２５６は電流制御信号Ｓ２の値に応じて周波数応答特性が変化する。
図30ｂは電流制御発振器２５５の構成を示す回路図である。
図30ｂに示される電流制御発振器２５５は、比較電圧発生回路２５７、コンパレータ２５８1、２５８2、ＲＳフリップフロップ２５９および電源と接地との間に設けられた抵抗Ｒ2、Ｒ1、Ｒ2と、ＲＳフリップフロップ２５９によりその開閉状態が制御され、各抵抗により分圧された電圧を選択的に比較電圧発生回路２５７へ供給するスイッチから構成されている。比較電圧発生回路はトランスコンダクタンスアンプｇｍmと容量Ｃmから構成されている。
ＲＳフリップフロップ２５９の前段に設けられるコンパレータ２５８1、２５８2は、比較電圧発生回路２５７の出力電圧ＶgmをＶhとＶlと比較し、その結果に応じてＲＳフリップフロップ２５９の状態を切り替える。ＲＳフリップフロップ２５９がセット、リセットされてその出力が変化することにより比較電圧発生回路２５７の入力電圧が変化し、容量Ｃmに充放電が行われて比較電圧発生回路２５７の出力電圧Ｖgmが変化する。この動作は電流制御発振器２５５の発振周波数の半周期ごとに繰り返され、ＲＳフリップフロップ２５９出力が電流制御発振器２５５出力として位相検出器２５１へ出力される。
電流制御発振器２５５の発振周波数ｔOSCは、トランスコンダクタンスアンプｇｍmの相互コンダクタンスをｇｍuとし、図30ｂに破線矢印で示すスイッチング経路における遅延をｔdとおくと、
ｔOSC＝２×（１／（ｇｍu／Ｃm）×（Ｒ1／（Ｒ1＋２×Ｒ2））＋ｔd）
と推定される。電流制御発振器２５５の発振周波数ｔOSCについて支配的なのは相互コンダクタンスと容量の比であるｇｍu／Ｃmとスイッチング経路における遅延ｔdである。抵抗の比であるＲ1／（Ｒ1＋２×Ｒ2）は比較電圧発生回路２５７への入出力電圧の比を決定するものであり、電流制御発振器２５５の発振周波数ｔOSCについては直接関係しない。言い換えると、電流制御発振器２５５は処理工程や温度、供給電圧により影響を受けることがない。このことは調整される発振精度が理想的であることを意味する。
図30ｃは図30ｂに示される比較電圧発生回路２５７の構成を具体的に示す回路図である。
比較電圧発生回路２５７はトランスコンダクタンスアンプｇｍmを構成するトランスコンダクタンスアンプ２６０、２６１および容量Ｃmから構成されている。トランスコンダクタンスアンプ２６０の出力端子および反転出力端子はトランスコンダクタンスアンプ２６１の入力端子および反転入力端子に接続されるとともにトランスコンダクタンスアンプ２６０の反転入力端子および入力端子に接続されて負帰還がかけられている。トランスコンダクタンスアンプ２６０の入力端子および反転入力端子はそれぞれ容量Ｃ１、Ｃ２を介して比較電圧発生回路２５７の入力端子に接続され、トランスコンダクタンスアンプ２６１の出力端子および反転出力端子のそれぞれは比較電圧発生回路２５７の出力端子とされる。
トランスコンダクタンスアンプ２６０、２６１のそれぞれは第９の実施の形態によるトランスコンダクタンスアンプであり、それぞれには電流Ｉrefとして電流制御信号Ｓ２が制御信号入力端子に供給されている。上記のようにトランスコンダクタンスアンプ２６０に負帰還がかかるように接続することにより電流制御信号Ｓ２の値に応じて出力段を流れる電流が制御され、出力の信号バイアスが制御される。信号バイアスが制御される結果、相互コンダクタンスが変化し、電流制御発振器２５５の発振周波数ｔOSCについて支配的な相互コンダクタンスと容量の比であるｇｍu／Ｃmが変化するため、電流制御発振器２５５の発振周波数ｔOSCが変化する。
なお、本実施の形態では、トランスコンダクタンスアンプ２６０、２６１として第９の実施の形態に示したトランスコンダクタンスアンプを用いるとして説明したが、第２の実施の形態、第4の実施の形態および第８の実施の形態に示したトランスコンダクタンスアンプを用いることもできる。これらのトランスコンダクタンスアンプも負帰還がかかるように接続することにより、電圧Ｖcに応じて出力段を流れる電流が制御され、相互コンダクタンスが変化する。電流制御信号Ｓ２を抵抗により電圧に変換し、電圧Ｖcとして供給することにより、本実施の形態と同様の信号バイアス生成回路、電流制御発振器、および、ＰＬＬ回路を構成することができる。
さらに、トランスコンダクタンスアンプ２６０、２６１に同特性のトランスコンダクタンスアンプを用いることにより回路特性が向上するが、いずれも第２、第４、第８、第９の実施の形態に示したトランスコンダクタンスアンプとすることは必須ではない。トランスコンダクタンスアンプ２６０を設けた理由は入力バイアスを設定するためのであり、例えば、トランスコンダクタンスアンプ２６０の出力間に容量を設けることで同様の回路動作を行わせることが可能となる。本実施の形態におけるトランスコンダクタンスアンプｇｍmを構成する上で重要となるのは、トランスコンダクタンスアンプ２６０として第２、第４、第８、第９の実施の形態に示したトランスコンダクタンスアンプを使用し、負帰還がかかるように接続することにより電流制御信号Ｓ２の値に応じて出力段を流れる電流が制御され、出力の信号バイアスが制御するように構成する点にある。
（第１２の実施の形態）
図３１は本発明による第１２の実施形態の構成を示す回路図である。
本実施形態は、ｎ−ｍｏｓトランジスタＭ03A、Ｍ3A、Ｍ5A、Ｍ6A、Ｍ7A、Ｍ03B、Ｍ3B、Ｍ5B、Ｍ6B、Ｍ7B、ｐ−ｍｏｓトランジスタＭ04A、Ｍ4A、Ｍ8A、Ｍ04、Ｍ4B、Ｍ8B、により構成されている。
ｐ−ｍｏｓトランジスタＭ4A、Ｍ04A、Ｍ04B、Ｍ04Bのそれぞれにはｎ−ｍｏｓトランジスタＭ3A、Ｍ03A、Ｍ03B、Ｍ3Bが対応しており、これらの対応するトランジスタはドレインが共通とされて電源と接地との間に設けられている。ｐ−ｍｏｓトランジスタＭ4A、Ｍ04A、Ｍ04B、Ｍ04Bはゲートは共通にｐ−ｍｏｓトランジスタＭ04A、Ｍ04Bのドレインと接続されて電流ミラー回路を構成し、ｎ−ｍｏｓトランジスタＭ3A、Ｍ03Aのゲート、および、Ｍ03B、Ｍ3Bのゲートは共通とされて、図1ａに示したＯＴＡと同様のＯＴＡが構成されている。
ソース接地されるｎ−ｍｏｓトランジスタＭ5A、Ｍ6A、Ｍ5B、Ｍ6Bのそれぞれは電流ミラー回路を構成しており、トランジスタＭ5A、Ｍ6Aのゲートは共通にトランジスタＭ6Aのドレインに接続され、トランジスタＭ5B，Ｍ6Bのゲートは共通にトランジスタＭ6Bのドレインに接続されている。トランジスタＭ5AのドレインはＯＴＡのＶOUT+の出力ノードとなるトランジスタＭ3A，Ｍ4Aのドレインに接続され、トランジスタＭ5BのドレインはＯＴＡのＶOUT-の出力ノードとなるトランジスタＭ3B、Ｍ4Bのドレインに接続されている。
トランジスタＭ7A、Ｍ7B、Ｍ8A、Ｍ8Bは、ＣＭＦＢ回路を構成するもので、ゲートにリファレンス信号ＶYが供給されるトランジスタＭ7Aのソースは接地され、ゲートが帰還信号入力端子であるノードＶx（次段）とされるトランジスタＭ8Aのソースは電源に接続されている。トランジスタＭ7A、Ｍ8Aのドレインはｎ−ｍｏｓトランジスタＭ5A、Ｍ6AのゲートおよびトランジスタＭ6Aのドレインに接続されてトランジスタＭ5A、Ｍ6Aにより構成される電流ミラー回路のリファレンス電流を供給する。
ゲートにリファレンス信号ＶYが供給されるトランジスタＭ7Bのソースは接地され、ゲートがノードＶx（次段）とされるトランジスタＭ8Bのソースは電源に接続されている。トランジスタＭ7B、Ｍ8Bのドレインはｎ−ｍｏｓトランジスタＭ5B、Ｍ6BのゲートおよびトランジスタＭ6Bのドレインに接続されてトランジスタＭ5B、Ｍ6Bにより構成される電流ミラー回路のリファレンス電流を供給する。
上記のように構成される回路において、ＯＴＡ部分の動作は図1ａを参照して説明した動作と同様である。
本実施形態の回路が、図2ｃに示すように接続され、前段のＯＴＡから入力されるＶIN+、ＶIN-の同相電圧が上がった場合の動作について説明する。
前段のＯＴＡから入力されるＶIN+、ＶIN-の同相成分が上昇し、トランジスタＭ03A、Ｍ03Bのゲート電圧が上昇すると、トランジスタＭ3A、Ｍ3Bのドレイン電流が増加し、帰還信号出力端子であるノードＶx（前段）の電圧が降下する。ノードＶx（前段）は前段に配置されたＯＴＡのノードＶx（次段）に接続されているため、前段のＯＴＡのトランジスタＭ8A、Ｍ8Bのゲート電圧が下がり、トランジスタＭ8A、Ｍ8Bのドレイン電流が増加する。このとき、リファレンス信号ＶYによってドレイン電流が所定の値に定められたトランジスタＭ7A、Ｍ7Bを流れる電流とトランジスタＭ8A、Ｍ8Bを流れる電流との差分がトランジスタＭ6A、Ｍ6Bに流れ、トランジスタＭ6A、Ｍ6Bに流れる電流が増加する。トランジスタＭ6A、Ｍ6BはトランジスタＭ5A、Ｍ5Bとともに電流ミラー回路を構成しているため、トランジスタＭ6A、Ｍ6Bを流れる電流の増加に伴ってトランジスタＭ5A、Ｍ5Bを流れる電流も増加する。トランジスタＭ5A、Ｍ5Bを流れる電流が増加すると、ＶOUT+およびＶOUT-の電圧が下がる。前段のＯＴＡのＶOUT+およびＶOUT-は次段のＯＴＡのＶIN+、ＶIN-であるため、帰還回路が構成されることとなる。
上記のように構成される本実施形態においては、ＯＴＡの各出力ノードには、トランジスタＭ3A、Ｍ4A、Ｍ5Aのドレイン、または、トランジスタＭ3B、Ｍ4B、Ｍ5Bのドレインが接続され、出力ノードには３個のトランジスタが接続されることとなる。この結果、従来よりも接続される個数が減り、並列に接続される各トランジスタによる出力コンダクタンスや寄生容量が減少するため、ＯＴＡの出力インピーダンスの低下、および、ＯＴＡとしての特性の劣化を抑制することができる。
（第１３の実施の形態）
図３２は本発明による第１３の実施形態の構成を示す回路図である。
本実施形態は図３１に示した第１２の実施形態の回路に、ｐ−ｍｏｓトランジスタＭ4A、Ｍ04A、Ｍ04B、Ｍ4Bの各ゲートと接地との間にリファレンス信号ＶYがゲートに供給されるｎ−ｍｏｓトランジスタＭ9を設け、第１の実施形態においてリファレンス信号ＶYが供給されていたトランジスタＭ7A，Ｍ7BのソースにＶIN+、ＶIN-をそれぞれ供給する構成としたものである。
上記のように構成される本実施形態においては、ｎ−ｍｏｓトランジスタＭ9により、出力ＶOUT+、ＶOUT-の同相バイアスは所定のバイアスに設定される。また、前段のＯＴＡから入力されるＶIN+、ＶIN-の同相成分が上昇し、トランジスタＭ03A、Ｍ03Bのゲート電圧が上昇すると、トランジスタＭ03A、Ｍ03Bのドレイン電流が増加し、ノードＶx（前段）の電圧が降下する。ノードＶx（前段）は前段に配置されたＯＴＡのノードＶx（次段）に接続されているため、前段のＯＴＡのトランジスタＭ8A、Ｍ8Bのゲート電圧が下がり、トランジスタＭ8A、Ｍ8Bのドレイン電流が増加する。このとき、ＶIN+、ＶIN-がゲートに供給されるトランジスタＭ7A、Ｍ7Bはゲート電圧が上昇するためにトランジスタＭ6A、Ｍ6Bに流れる電流がさらに増加し、その電流量は第１２の実施形態の約２倍となる。トランジスタＭ6A、Ｍ6BはトランジスタＭ5A、Ｍ5Bとともに電流ミラー回路を構成しているため、トランジスタＭ6A、Ｍ6Bを流れる電流の増加に伴ってトランジスタＭ5A、Ｍ5Bを流れる電流も増加する。トランジスタＭ5A、Ｍ5Bを流れる電流が増加すると、ＶOUT+およびＶOUT-の電圧が下がる。
上記のように構成される本実施形態においては、第１２の実施形態と同様に、ＯＴＡの各出力ノードには、ト３個のトランジスタが接続されることとなり、ＯＴＡの出力インピーダンスの低下、および、ＯＴＡとしての特性の劣化を抑制することができる。さらに、ＶIN+、ＶIN-の同相成分の変化に対するＶOUT+、ＶOUT-における応答成分の信号振幅が第１２の実施形態の約２倍となり、帰還応答速度が向上したものとなる。
（第１４の実施の形態）
図３３は本発明による第１４の実施形態の構成を示す回路図である。
本実施形態は、図2ｂに示した回路に、ｐ−ｍｏｓトランジスタＭ4A、Ｍ04A、Ｍ04B、Ｍ04Bの各ゲートと電源との間にリファレンス信号ＶYがゲートに供給されるｐ−ｍｏｓトランジスタＭ3’を設け、図2ｂに示した回路においてリファレンス信号ＶYが供給されていたトランジスタＭ3A’、Ｍ3B’を削除したものである。
上記のように構成される本実施形態においては、ｐ−ｍｏｓトランジスタＭ3’により、出力ＶOUT+、ＶOUT-の同相バイアスは所定のバイアスに設定される。このように、第１２および第１３の実施形態と同様に、ＯＴＡの各出力ノードには、３個のトランジスタが接続されることとなり、ＯＴＡの出力インピーダンスの低下、および、ＯＴＡとしての特性の劣化を抑制することができる。
なお、各実施形態において、回路を構成するトランジスタはｐ−ｍｏｓトランジスタ、ｎ−ｍｏｓトランジスタにより構成するものとして説明したが、ＪＦＥＴ、バイポーラトランジスタ、により構成することとしてもよい。また、ｐ−ｍｏｓトランジスタをｎ−ｍｏｓトランジスタとし、ｎ−ｍｏｓトランジスタをｐ−ｍｏｓトランジスタとしてもよい。
さらに、ｎ−ｍｏｓトランジスタとしてノイズ低減に効果があるウェル分離型を用いてもよい。
（第１５の実施の形態）
図３４は第１５の実施の形態を示す図である。本実施の形態では、第１２ないし第１４の実施の形態のトランスコンダクタンスアンプをフィルタ回路に用いている。本実施の形態は、図３４ａに示すように、一次フィルタ２４１と４次フィルタ２４２、２４３を直列に接続したものである。
各フィルタは、第１２ないし第１４の実施の形態のいずれかの構成を備えるトランスコンダクタンスアンプと容量からなるＧm−Ｃフィルタであり、一次フィルタ２４１は図３４ｂに示すようにトランスコンダクタンスアンプ２４４、２４５および容量から構成され、４次フィルタ２４２、２４３は図３４ｃに示すように4個のトランスコンダクタンスアンプ２４６〜２４９および容量から構成されている。
一次フィルタ２４１を構成するトランスコンダクタンスアンプ２４４の出力端子および反転出力端子のそれぞれは、トランスコンダクタンスアンプ２４５の入力端子および反転入力端子に接続され、また容量を介して接地されている。また、トランスコンダクタンスアンプ２４５の出力端子および反転出力端子はトランスコンダクタンスアンプ２４５の反転入力端子および入力端子に接続されて負帰還がかけられている。また、トランスコンダクタンスアンプ２４５のＶX（前段）はトランスコンダクタンスアンプ２４４のＶX（次段）と接続されている。
４次フィルタ２４２または２４３を構成するトランスコンダクタンスアンプ２４６の出力端子および反転出力端子のそれぞれは、トランスコンダクタンスアンプ２４８の入力端子および反転入力端子に接続され、また容量を介して接地されている。トランスコンダクタンスアンプ２４８の出力端子および反転出力端子のそれぞれは、トランスコンダクタンスアンプ２４９の入力端子および反転入力端子に接続され、また容量を介して接地されている。トランスコンダクタンスアンプ２４９の出力端子および反転出力端子はトランスコンダクタンスアンプ２４９の反転入力端子および入力端子に接続されて負帰還がかけられている。トランスコンダクタンスアンプ２４７の入力端子および反転入力端子はトランスコンダクタンスアンプ２４８の出力端子および反転出力端子と接続され、トランスコンダクタンスアンプ２４７の出力端子および反転出力端子はトランスコンダクタンスアンプ２４８の反転入力端子および入力端子と接続されている。また、トランスコンダクタンスアンプ２４８のＶX（前段）はトランスコンダクタンスアンプ２４６、２４７のＶX（次段）と接続され、トランスコンダクタンスアンプ２４８のＶX（次段）はトランスコンダクタンスアンプ２４８、２４９のＶX（前段）と接続されている。
一次フィルタ２４１と４次フィルタ２４２、２４３を第１ないし第３の実施の形態のトランスコンダクタンスアンプおよび容量を用いて構成することにより、同相バイアスが所定の値に設定され、特性の劣化が抑制されたフィルタを構成することができた。また、一次フィルタ２４１と４次フィルタ２４２、２４３とを組み合わせることは必須ではなく、これらを単独のフィルタとして用いても当然よい。
（第１６の実施の形態）
図３５は第１６の実施の形態を示す図である。本実施の形態では第１２ないし第１４の実施の形態のトランスコンダクタンスアンプを用いてGm-C型の電流制御発振器を構成し、それを周波数制御ループに適用することによりＰＬＬ回路を構成している。
図３５ａは周波数制御ループを用いたＰＬＬ回路の構成を示している。本実施の形態のＰＬＬ回路は、位相検出器２５１、チャージポンプ回路２５２、ループフィルタ２５３、電圧電流変換器２５４、電流制御発振器２５５およびコアフィルタ２５６から構成されている。
位相検出器２５１は外部からの基準周波数信号Ｓ１と電流制御発振器２５５とを入力し、これらの位相差に応じた信号を出力する。位相検出器２５１の出力信号はチャージポンプ回路２５２で増幅され、ループフィルタ２５３で高周波成分の除去が行われた後に電圧電流変換器２５４にて電流に変換され、電流制御信号Ｓ２として電流制御発振器２５５およびコアフィルタ２５６へ出力される。
電流制御発振器２５５は電流制御信号Ｓ２の値に応じてその発振周波数が制御され、コアフィルタ２５６は電流制御信号Ｓ２の値に応じて周波数応答特性が変化する。
図３５ｂは電流制御発振器２５５の構成を示す回路図である。
図３５ｂに示される電流制御発振器２５５は、比較電圧発生回路２５７、コンパレータ２５８1、２５８2、ＲＳフリップフロップ２５９および電源と接地との間に設けられた抵抗Ｒ2、Ｒ1、Ｒ2と、ＲＳフリップフロップ２５９によりその開閉状態が制御され、各抵抗により分圧された電圧を選択的に比較電圧発生回路２５７へ供給するスイッチから構成されている。比較電圧発生回路２５７はトランスコンダクタンスアンプｇｍmと容量Ｃmから構成されている。
ＲＳフリップフロップ２５９の前段に設けられるコンパレータ２５８1、２５８2は、比較電圧発生回路２５７の出力電圧ＶgmをＶhとＶlと比較し、その結果に応じてＲＳフリップフロップ２５９の状態を切り替える。ＲＳフリップフロップ２５９がセット、リセットされてその出力が変化することにより信号生成バイアス回路２５７の入力電圧が変化し、容量Ｃmに充放電が行われて比較電圧発生回路２５７の出力電圧Ｖgmが変化する。この動作は電流制御発振器２５５の発振周波数の半周期ごとに繰り返され、ＲＳフリップフロップ２５９出力が電流制御発振器２５５出力として位相検出器２５１へ出力される。
電流制御発振器２５５の発振周波数ｔOSCは、トランスコンダクタンスアンプｇｍmの相互コンダクタンスをｇｍuとし、図３５ｂに破線矢印で示すスイッチング経路における遅延をｔdとおくと、
ｔOSC＝２×（１／（ｇｍu／Ｃm）×（Ｒ1／（Ｒ1＋２×Ｒ2））＋ｔd）
と推定される。電流制御発振器２５５の発振周波数ｔOSCについて支配的なのは相互コンダクタンスと容量の比であるｇｍu／Ｃmとスイッチング経路における遅延ｔdである。抵抗の比であるＲ1／（Ｒ1＋２×Ｒ2）は比較電圧発生回路２５７への入出力電圧の比を決定するものであり、電流制御発振器２５５の発振周波数ｔOSCについては直接関係しない。言い換えると、電流制御発振器２５５は処理工程や温度、供給電圧により影響を受けることがない。このことは調整される発振精度が理想的であることを意味する。
本実施の形態においては比較電圧発生回路２５７として第１ないし第３の実施の形態のトランスコンダクタンスアンプを用いており、帰還信号入力端子であるＶx（次段）には電流制御信号Ｓ２が抵抗（不図示）により電圧に変換されて供給されている。上記のように負帰還がかかるように接続することにより電流制御信号Ｓ２の値に応じて出力段を流れる電流が制御され、出力の同相バイアスが制御される。同相バイアスが制御される結果、相互コンダクタンスが変化し、電流制御発振器２５５の発振周波数ｔOSCについて支配的な相互コンダクタンスと容量の比であるｇｍu／Ｃmが変化するため、電流制御発振器２５５の発振周波数ｔOSCが変化する。

Claims (19)

  1. 入力された第１の電圧信号と第２の電圧信号との差に比例した第１の電流および第２の電流を出力する電圧電流変換方法であって、
    前記第１の電圧信号を第１の電流信号に変換するステップと、
    前記第２の電圧信号を第２の電流信号に変換するステップと、
    前記第１の電流信号と前記第２の電流信号の同相成分を得るステップと、
    前記第１の電流信号および第２の電流信号のそれぞれより前記同相成分を減算することにより第３の電流信号および第４の電流信号を得、さらに、前記第３の電流信号から前記第４の電流信号を減算して第１の出力とし、前記第４の電流信号から前記第３の電流信号を減算して第２の出力するステップと、
    を有することを特徴とする電圧電流変換方法。
  2. 第１の電圧信号を電流信号に変換する第１および第２の電圧電流変換素子と、
    第２の電圧信号を電流信号に変換する第３および第４の電圧電流変換素子と、
    前記第１の電圧信号と前記第２の電圧信号のそれぞれを電流信号に変換し、さらに各電流信号の同相成分に応じた同相電流を発生する同相電流発生部と、
    前記第１ないし第４の電圧電流変換素子のそれぞれにて変換された各電流信号から前記同相成分発生部による同相成分を減算する第１の電流回路と、
    前記第１の電流回路により前記同相成分が減算された前記第１の電圧電流変換素子による電流信号と前記第３の電圧電流変換素子による電流信号との差を第１の電流出力とする第２の電流回路と、
    前記第１の電流回路により前記同相成分が減算された前記第４の電圧電流変換素子による電流信号と前記第２の電圧電流変換素子による電流信号との差を第２の電流出力とする第３の電流回路と、
    を有することを特徴とするトランスコンダクタンスアンプ。
  3. 請求項２記載のトランスコンダクタンスアンプにおいて、
    前記同相電流発生部は、前記第１の電圧信号と前記第２の電圧信号のそれぞれを電流信号に変換する第５の電圧電流変換素子および第６の電圧電流変換素子を備えることを特徴とする請求項２に記載のトランスコンダクタンスアンプ。
  4. 前記第１ないし第６の電圧電流変換素子はベースまたはゲートに前記第１の電圧信号または前記第２の電圧信号が供給される第１ないし第６の第１導電型のトランジスタにより構成され、
    前記第１の電流回路は、複数の第２導電型のトランジスタにより構成され、前記複数の第２導電型のトランジスタのゲートは共通とされ、前記複数の第２導電型のトランジスタの少なくとも一つはゲートとドレインが短絡されており、
    前記第２導電型のトランジスタの出力は前記第１ないし第６の電圧電流変換素子の出力のいずれかと接続されていることを特徴とする請求項３に記載のトランスコンダクタンスアンプ。
  5. 前記第１ないし第６の電圧電流変換素子はベースまたはゲートに前記第１の電圧信号または前記第２の電圧信号が供給される第１ないし第６の第１導電型のトランジスタにより構成され、
    前記第１の電流回路は、前記第１ないし第６の電圧電流変換素子とともに電源と接地との間に設けられた第１ないし第６の第２導電型トランジスタより構成され、
    前記第２導電型のトランジスタのゲートおよびソースは共通とされ、前記第２導電型のトランジスタの少なくとも一つのトランジスタのゲートとドレインは短絡されており、
    前記第２導電型のトランジスタの出力は前記第１ないし第６の電圧電流変換素子の出力とそれぞれ接続されていることを特徴とする請求項３に記載のトランスコンダクタンスアンプ。
  6. 前記第５の第１導電型のトランジスタと前記第６の第１導電型のトランジスタは互いに大きさのそろった第１トランジスタであり、
    第１ないし第４の第１導電型のトランジスタは互いに大きさのそろった第２トランジスタであり、
    前記第５の第２導電型トランジスタと前記第６の第２の導電型のトランジスタは互いに大きさのそろった第３トランジスタであり、
    前記第１ないし第４の第２導電型のトランジスタは互いに大きさのそろった第４トランジスタであり、
    前記第１トランジスタと前記第２トランジスタの大きさの比が前記第３トランジスタと前記第４トランジスタの大きさの比と等しいことを特徴とする請求項５に記載のトランスコンダクタンスアンプ。
  7. 前記第１の第１導電型のトランジスタは第１の電流出力の出力部を構成し、前記第４の第１導電型のトランジスタは第２の電流出力の出力部を構成し、
    前記第２の電流回路は、出力が前記第１の第１導電型のトランジスタの出力と共通とされた第７の第１導電型のトランジスタと、出力およびゲートが前記第第３の第１導電型のトランジスタの出力および前記第７の第１導電型のトランジスタのゲートと共通とされた第８の第１導電型のトランジスタとから構成され、
    前記第３の電流回路は、出力が前記第２の第１導電型のトランジスタの出力と共通とされた第９の第１導電型のトランジスタと、出力およびゲートが前記第４の第１導電型のトランジスタの出力および前記第９の第１導電型のトランジスタのゲートと共通とされた第１０の第１導電型のトランジスタとから構成され、
    前記第２，３，５，６の第１導電型のトランジスタは互いに大きさのそろった第１トランジスタであり、
    前記第１の第１導電型のトランジスタと前記第４の第１導電型のトランジスタは互いに大きさのそろった第２トランジスタであり、
    前記第８の第１導電型のトランジスタと前記第１０の第１導電型のトランジスタは互いに大きさのそろった第３トランジスタであり、
    前記第７の第１導電型のトランジスタと前記第９の第１導電型のトランジスタは互いに大きさのそろった第４トランジスタであり、
    前記第５の第２導電型のトランジスタと前記第６の第２導電型のトランジスタと前記第２の第２導電型のトランジスタと前記第３の第２導電型トランジスタは互いに大きさのそろった第５トランジスタであり、
    前記第１の第２導電型トランジスタと前記第４の第２導電型トランジスタは互いに大きさのそろった第６トランジスタであり、
    前記第１トランジスタと前記第２トランジスタの大きさの比、前記第３トランジスタと前記第４トランジスタの大きさの比、および前記第５トランジスタと前記第６トランジスタの大きさの比が等しいことを特徴とする請求項５に記載のトランスコンダクタンスアンプ。
  8. 請求項３ないし請求項７のいずれかに記載のトランスコンダクタンスアンプにおいて、
    前記第１の電流回路は、前記第１ないし第６の第２導電型のトランジスタの組を複数有しており、他の組の第２導電型のトランジスタ同士は、前記第２導電型のトランジスタの出力と前記第２導電型のトランジスタの入力が接続された構成であることを特徴とするトランスコンダクタンスアンプ。
  9. 請求項３ないし請求項８のいずれかに記載のトランスコンダクタンスアンプにおいて、
    前記第２の電流回路および第３の電流回路を構成する第１ないし第４の第１導電型のトランジスタの組を複数有しており、他の組の第１導電型のトランジスタ同士は、前記第２導電型のトランジスタの出力と前記第２導電型のトランジスタの入力が接続された構成であることを特徴とするトランスコンダクタンスアンプ。
  10. 請求項２ないし請求項９のいずれかに記載のトランスコンダクタンスアンプを複数有し、
    一のトランスコンダクタンスアンプに設けられ、前記一のトランスコンダクタンスアンプにおける第１の電流出力と第２の電流出力との差を第１の電流出力として出力する第４の電流回路と、
    他のトランスコンダクタンスアンプに設けられ、他のトランスコンダクタンスアンプにおける第２の電流出力と第１の電流出力との差を第２の電流出力として出力する第５の電流回路と、
    を有することを特徴とするトランスコンダクタンスアンプ。
  11. 請求項３ないし請求項１０のいずれかに記載のトランスコンダクタンスアンプにおいて、
    前記同相電流発生部は、第３の電圧信号がベースまたはゲートに供給された第７の電圧電流変換素子を備え、前記同相電流として前記第３の電圧信号に応じたバイアス電流を含む同相電流を出力することを特徴とするトランスコンダクタンスアンプ。
  12. 請求項３ないし請求項１０のいずれかに記載のトランスコンダクタンスアンプにおいて、
    前記第１の電流回路が前記第２の電流回路に供給するリファレンス電流に加算される第１のバイアス電流を発生する第１のバイアス電流発生素子と、
    前記第１の電流回路が前記第３の電流回路に供給するリファレンス電流に加算される第２のバイアス電流を発生する第２のバイアス電流発生素子と、
    を有することを特徴とするトランスコンダクタンスアンプ。
  13. 請求項２ないし請求項１２のいずれかに記載のトランスコンダクタンスアンプである第１および第２のトランスコンダクタンスアンプを用いて構成された一次のフィルタ回路であって、
    前記第１および第２のトランスコンダクタンスアンプと容量からなり、第１のトランスコンダクタンスアンプの出力端子および反転出力端子のそれぞれは、第２のトランスコンダクタンスアンプの入力端子および反転入力端子に接続されるとともに容量を介して接地され、第２のトランスコンダクタンスアンプの出力端子および反転出力端子は第２のトランスコンダクタンスアンプの反転入力端子および入力端子に接続されるフィルタ回路。
  14. 請求項２ないし請求項１２のいずれかに記載のトランスコンダクタンスアンプである第１ないし第４のトランスコンダクタンスアンプを用いて構成された４次のフィルタ回路であって、
    第１のトランスコンダクタンスアンプの出力端子および反転出力端子のそれぞれは、第２のトランスコンダクタンスアンプの入力端子および反転入力端子に接続されるとともに容量を介して接地され、該第２のトランスコンダクタンスアンプの出力端子および反転出力端子のそれぞれは、第２のトランスコンダクタンスアンプの入力端子および反転入力端子に接続されるとともに容量を介して接地され、該第３のトランスコンダクタンスアンプの出力端子および反転出力端子は該第３のトランスコンダクタンスアンプの反転入力端子および入力端子に接続され、第４のトランスコンダクタンスアンプの入力端子および反転入力端子は第２のトランスコンダクタンスアンプの出力端子および反転出力端子と接続され、第４のトランスコンダクタンスアンプの出力端子および反転出力端子は第２のトランスコンダクタンスアンプの反転入力端子および入力端子と接続されるフィルタ回路。
  15. １個の請求項１３記載のフィルタ回路と、２個の請求項１４記載のフィルタ回路とが直列に接続されるフィルタ回路。
  16. 請求項１１または請求項１２に記載のトランスコンダクタンスアンプを用いて構成された電圧発生回路であって、
    前記トランスコンダクタンスアンプは、出力端子および反転出力端子が反転入力端子および入力端子に接続され、
    前記トランスコンダクタンスアンプの一方の出力部を交流的に接地する容量を有することを特徴とする電圧発生回路。
  17. 請求項１１または請求項１２に記載のトランスコンダクタンスアンプを用いて構成された電圧発生回路であって、
    第１および第２のトランスコンダクタンスアンプおよび容量から構成され、第１のトランスコンダクタンスアンプの出力端子および反転出力端子は第２のトランスコンダクタンスアンプの入力端子および反転入力端子に接続されるとともに第１のトランスコンダクタンスアンプの反転入力端子および入力端子に接続され、第１のトランスコンダクタンスアンプの入力端子および反転入力端子はそれぞれ容量を介して入力に接続され、第２のトランスコンダクタンスアンプの出力端子および反転出力端子のそれぞれは出力とされることを特徴とする電圧発生回路。
  18. 請求項１６または請求項１７記載の電圧発生回路を用いて構成された電流制御発振器であって、
    電源と接地間に直列に設けられた複数の抵抗と、
    前記複数の抵抗と前記電圧発生回路の入力との間に設けられ、前記複数の抵抗により分圧された電圧を選択的に前記電圧発生回路の入力とするスイッチ群と、
    前記直列に設けられた複数の抵抗の端部電圧と前記電圧発生回路出力とを比較する第１および第２のコンパレータと、
    前記第１および第２のコンパレータ出力により状態が変化し、その出力が発振周波数とされるとともに前記スイッチ群の切替制御信号とされるフリップフロップと、を有する電流制御発振器。
  19. 請求項１８記載の電流制御発振器を用いて構成されたＰＬＬ回路であって、
    前記電流制御発振器は、電流制御信号により発信周波数が制御され、
    基準周波数信号と前記電流制御発振器出力とを入力し、これらの位相差に応じた信号を出力する位相検出器と、
    前記位相検出器出力を電流に変換して前記電流制御発振器へ供給する電圧電流変換器とを有するＰＬＬ回路。
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