JP2004304426A - 演算増幅回路並びにこれを用いたサンプルホールド回路およびフィルタ回路 - Google Patents
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Abstract
【課題】本発明は、同相信号を十分に抑圧し、差動信号の各々の経路における内部ノードの数を１個して周波数特性を改善した演算増幅回路を提供する。
【解決手段】演算増幅回路は第１、第２の入力信号を入力する第１、第２の反転増幅回路（Ａ１，Ａ２）と、擬似同相出力信号と第１の反転増幅回路の出力信号を入力して第１、第２の出力信号を出力する第３の反転増幅回路（Ａ３）と、擬似同相出力信号と第２の反転増幅回路の出力信号を入力して第３、第４の出力信号を出力する第４の反転増幅回路（Ａ４）と、擬似同相出力信号を入力し第１、第２の反転増幅回路の出力に帰還する第１および第２の非反転増幅回路（Ａ５，Ａ６）とにより構成される。
【選択図】 図１
【解決手段】演算増幅回路は第１、第２の入力信号を入力する第１、第２の反転増幅回路（Ａ１，Ａ２）と、擬似同相出力信号と第１の反転増幅回路の出力信号を入力して第１、第２の出力信号を出力する第３の反転増幅回路（Ａ３）と、擬似同相出力信号と第２の反転増幅回路の出力信号を入力して第３、第４の出力信号を出力する第４の反転増幅回路（Ａ４）と、擬似同相出力信号を入力し第１、第２の反転増幅回路の出力に帰還する第１および第２の非反転増幅回路（Ａ５，Ａ６）とにより構成される。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、差動信号を取り扱う低電源電圧の演算増幅回路に係り、特に周波数特性の改善と同相信号低減の改善を実現する演算増幅回路並びにこれを用いたサンプルホールド回路およびフィルタ回路に関する。
【０００２】
【従来の技術】
集積回路の進歩は著しく、製造プロセスの微細化も年々進んでいる。製造プロセスの微細化によりトランジスタ単体の性能は向上するが耐圧が低くなってきている。このため、印加できる電源電圧が低くなっている。電源電圧を低くすると、集積回路中において電圧で扱える信号の振幅は小さくなってしまい、所望の信号対雑音比（Ｓ／Ｎ）を実現することが困難となる。これを解決するために従来では単相で扱ってきた信号を差動で扱うことにより、単相の倍の信号振幅を実現していた。
【０００３】
しかしながら、差動入力・差動出力を扱う平衡構成の演算増幅回路では同相信号を抑圧する必要がある。平衡構成の演算増幅回路を用いた積分器を使ったフィルタの場合も、演算増幅回路の同相信号除去が十分でないと出力の電圧範囲が低減し、差動信号を歪ませることになる。特に低電源電圧になると扱える電圧範囲が小さいため、同相信号の抑圧は必須である。
【０００４】
従来では、同相信号除去を実現するためにコモンモードフィードバックが用いられていた（例えば、特許文献１参照）。このコモンモードフィードバック回路の設計は単相出力の差動回路に比べ煩雑なため、発振などの不具合を起こしやすかった。これを避けるため、複数の入力端子と出力端子を有する増幅回路を組み合わせて同相信号成分を低減する平衡型増幅回路が提案されていた（特願Ｐ２００２‐３０３１４０）。
【０００５】
【特許文献１】
特開２０００−１４８２６２公報
【０００６】
【発明が解決しようとする課題】
上述した従来の増幅回路は、簡単な反転増幅回路を組み合わせた構成で実現できるので、低電源電圧化が実現できる。しかしながら、十分な利得を実現するため２段の高利得段で構成しようとすると極性を反転させる必要があるので、利得がほぼ１の低利得段を用いる必要が生じる。このために、入力から出力までの内部ノードの数が２個となってしまう。ノードの数が増えると各ノードにおける寄生容量のため周波数特性が劣化するという問題があった。
【０００７】
本発明は、低電源電圧に向いた２段の利得段を用いた平衡構成の演算増幅回路、特に同相信号を十分に抑圧するとともに差動信号の各々の経路における内部ノードの数を１個にすることにより周波数特性を改善した演算増幅回路並びにこれを用いたサンプルホールド回路およびフィルタ回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明の局面によると、第１の入力信号を入力する第１の反転増幅回路と、第２の入力信号を入力する第２の反転増幅回路と、擬似同相出力信号と前記第１の反転増幅回路の出力信号を入力して第１の出力信号と第２の出力信号を出力する第３の反転増幅回路と、前記擬似同相出力信号と前記第２の反転増幅回路の出力信号を入力して第３の出力信号と第４の出力信号を出力する第４の反転増幅回路と、前記擬似同相出力信号を入力し前記第１及び第２の反転増幅回路の出力に帰還する第５及び第６の非反転増幅回路とにより構成され、前記擬似同相出力信号は前記第２の出力信号と前記第４の出力信号を加算することにより生成されることを特徴とする演算増幅回路を提供する。
【０００９】
このように構成された本発明の演算増幅回路によれば、第３及び第４の反転増幅回路による同相信号の抑圧に加え、疑似同相出力信号を第５及び第６の非反転増幅回路を介して第１および第２の反転増幅回路の出力に各々帰還することにより同相信号のさらなる抑圧を実現できるだけでなく、差動信号の各々の経路における内部ノードの数を１個にすることができるので周波数特性をも改善できる。
【００１０】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を説明する。なお、発明の実施形態では全て電界効果トランジスタを用いた例について説明するが、バイポーラトランジスタを用いた構成も可能である。
【００１１】
（第１の実施形態）
図１は、本発明の第１の実施形態に従った平衡構成の演算増幅回路を示している。この演算増幅回路には、第１の入力信号ＩＮ１が入力される＋入力端子を有する第１の反転増幅回路Ａ１および第２の入力信号ＩＮ２が入力される＋入力端子を有する第２の反転増幅回路Ａ２が設けられる。第１の反転増幅回路Ａ１の−出力端子は第３の反転増幅回路Ａ３の第１の＋入力端子に接続される。第２の反転増幅回路Ａ２の−出力端子は第４の反転増幅回路Ａ４の第１の＋入力端子に接続される。第３の反転増幅回路Ａ３の第１の−出力端子は第１出力端子ＯＵＴ１に接続される。第４の反転増幅回路Ａ４の第１の−出力端子は第２出力端子ＯＵＴ２に接続される。第３および第４の反転増幅回路Ａ３、Ａ４の第２の＋入力端子および第２の−出力端子は互いに接続される。
【００１２】
第３および第４の反転増幅回路Ａ３、Ａ４の第２の＋入力端子および第２の−出力端子の接続ノードは非反転増幅回路Ａ５，Ａ６の＋入力端子に接続される。非反転増幅回路Ａ５，Ａ６の＋出力端子は第１および第２の反転増幅回路Ａ１，Ａ２の−出力端子に接続される。
【００１３】
上記構成において、第１および第２反転増幅回路Ａ１，Ａ２に第１および第２の入力信号ＩＮ１が入力されると、第１および第２反転増幅回路Ａ１，Ａ２は出力信号Ｖｏ１，Ｖｏ２をそれぞれ出力する。これにより、第３の反転増幅回路Ａ３の第１および第２の＋入力端子には、擬似同相出力信号Ｖｏｃと第１の反転増幅回路Ａ１の出力信号Ｖｏ１が入力され、第３の反転増幅回路Ａ３は第１の出力信号（−（αＶｏｃ＋βＶｏ１）（ただし、α、βは正の定数））を第１の出力端子ＯＵＴ１に出力すると共に第２の出力信号（−γ（αＶｏｃ＋βＶｏ１）（ただし、α、β、γは正の定数）を出力する。同様に、第４の反転増幅回路Ａ４の第１および第２の＋入力端子には、擬似同相出力信号Ｖｏｃと第２の反転増幅回路Ａ２の出力信号Ｖｏ２が入力され、第４の反転増幅回路Ａ４は第１の出力信号（−（αＶｏｃ＋βＶｏ２））を第１の出力端子ＯＵＴ１に出力すると共に第２の出力信号（−γ（αＶｏｃ＋βＶｏ２））を出力する。
【００１４】
非反転増幅回路Ａ５、Ａ６は擬似同相出力信号Ｖｏｃを入力し、それを第１および第２の反転増幅回路Ａ１、Ａ２の出力に各々帰還する。擬似同相出力信号Ｖｏｃは第２の出力信号と第４の出力信号を加算することにより生成される。
【００１５】
上記演算増幅回路において、同相電圧が反転増幅回路Ａ３，Ａ４に帰還されたとき、この同相電圧が高くなると、非反転増幅器Ａ５，Ａ６は出力電圧Ｖｏ１，Ｖｏ２を上げようとする。これに対して、反転増幅器Ａ３，Ａ４が出力電圧を下げようとする。この結果、負帰還がかかることになる。このため、加算して極性反転する部分は不必要になり、内部ノードも一つでよく、高速化が実現できる。
【００１６】
図１の反転増幅回路Ａ３、Ａ４は図３に示すように反転増幅器Ａａ１〜Ａａ４により構成される。反転増幅器Ａａ１、Ａａ２の＋入力端子は互いに接続され、反転増幅器Ａａ３，Ａａ４の入力端子は互いに接続される。反転増幅器Ａａ１の出力端子は反転増幅器Ａａ３の出力端子に接続され、反転増幅器Ａａ２の出力端子は反転増幅器Ａａ４の出力端子に接続される。反転増幅器Ａａ１〜Ａａ４の各々は図１７に示すようにＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１の直列回路によって構成される。即ち、ＰＭＯＳトランジスタＰ１のソースは電源Ｖｄｄに接続され、ゲートはバイアス源Ｖｂｉａｓに接続され、ドレインはＮＭＯＳトランジスタＮ１のドレインに接続されると共に出力端子ＯＵＴ−に接続される。ＮＭＯＳトランジスタＮ１のソースは接地され、ゲートは入力端子ＩＮ＋に接続される。この回路は入力端子と出力端子以外に内部ノードを持たない単純な構成である。即ち、反転増幅回路Ａ３やＡ４は内部にノードを持たない。
【００１７】
差動信号に対する利得は、反転増幅回路Ａ１（Ａ２）とＡ３（Ａ４）の利得の積となる。ここでは、反転増幅回路Ａ１とＡ２およびＡ３とＡ４並びに非反転増幅回路Ａ５とＡ６はそれぞれ同じ特性を有する。図１の演算増幅回路は、同相信号に対しては、図２に示す等価回路で表すことができる。ここで、ｇｍ１は反転増幅回路Ａ１のトランスコンダクタンス、ｇｍ３は反転増幅回路Ａ３の一方の入力からＶｏｃ出力に対するトランスコンダクタンス、γｇｍ３は反転増幅回路Ａ３の他方の入力からＶｏｃ出力に対するランスコンダクタンス、ｇｍ５は非反転増幅回路Ａ５のトランスコンダクタンスで、ｒｏ１は反転増幅回路Ａ１の出力抵抗、ｒｏ５は非反転増幅回路Ａ５の出力抵抗、ｒｏ３とｒｏ４は反転増幅回路Ａ３とＡ４のＶｏｃ出力での出力抵抗を表す。入力から出力に対する伝達関数は次式によって求められる。
【００１８】
γ≦１とし、ｇｍ５（ｒｏ１／／ｒｏ５）≫１とすると、本発明では非反転増幅回路Ａ５とＡ６を用いた帰還により、従来の演算増幅回路より約１／｛ｇｍ５（ｒｏ１／／ｒｏ５）｝だけ同相信号を低減できる。また、先に説明した通り、反転増幅回路Ａ３やＡ４はそれ自身で内部ノードを持たないので、図１に示す反転増幅回路の内部ノードは、差動信号の各々の経路で１個にすることができ、これにより周波数特性を改善できる。
【００１９】
図４は第１の実施形態の演算増幅回路の変形例を示している。この変形例によると、第１〜第６の増幅回路Ａ１〜Ａ６は図１と同じ接続関係を有しているが、反転増幅回路Ａ７〜Ａ１０が追加されている。即ち、反転増幅回路Ａ７，Ａ８が第１および第２反転増幅回路Ａ１，Ａ２の出力端子にそれぞれ接続されると共に第１および第２反転増幅回路Ａ１，Ａ２の出力端子間に反転増幅回路Ａ９，Ａ１０が極性逆に並列に接続されている。
【００２０】
上記回路構成の演算増幅回路によると、差動入力信号ＩＮ１，ＩＮ２に対して、反転増幅回路Ａ１，Ａ２の出力電圧はＶｏ１＝−Ｖｏ２の関係となる。従って、反転増幅回路Ａ９から出力される信号成分は反転増幅回路Ａ８から出力される信号成分により相殺される。同様に、反転増幅回路Ａ１０から出力される信号成分は反転増幅回路Ａ７から出力される信号成分により相殺される。即ち、図５（ｂ）に示すように、反転増幅回路Ａ７〜Ａ１０は差動信号に対しては何も寄与しない。
【００２１】
一方、入力信号ＩＮ１，ＩＮ２が同相信号のときには、反転増幅回路Ａ１，Ａ２の出力電圧はＶｏ１＝Ｖｏ２の関係となる。この場合、反転増幅回路Ａ９から出力される信号成分は反転増幅回路Ａ８から出力される信号成分と加算される。同様に、反転増幅回路Ａ１０から出力される信号成分は反転増幅回路Ａ７から出力される信号成分と加算される。この結果、反転増幅回路Ａ７〜Ａ１０は同相信号に対しては図５（ａ）に示すような回路構成となる。即ち、反転増幅回路Ａ１とＡ２の出力における抵抗成分は反転増幅回路Ａ７から反転増幅回路Ａ１０のトランスコンダクタンスの逆数に比例した値を取るため非常に小さくなる。故に、差動信号の各々の経路において内部ノードを増加させることなく、反転増幅回路Ａ１とＡ２の出力における同相利得をさらに低減させ、増幅回路全体の同相利得を小さくすることができる。
【００２２】
（第２の実施形態）
図６は、本発明の第２の実施形態に従った平行構成の演算増幅回路を示す。この演算増幅回路には、第１の入力信号ＩＮ１が入力される＋入力端子を有する第１の反転増幅回路Ａ１および第２の入力信号ＩＮ２が入力される＋入力端子を有する第２の反転増幅回路Ａ２が設けられる。第１の反転増幅回路Ａ１の−出力端子は第３の反転増幅回路Ａ３の第１の＋入力端子に接続される。第２の反転増幅回路Ａ２の−出力端子は第４の反転増幅回路Ａ４の第１の＋入力端子に接続される。第３の反転増幅回路Ａ３の第１の−出力端子は第１出力端子ＯＵＴ１に接続される。第４の反転増幅回路Ａ４の第１の−出力端子は第２出力端子ＯＵＴ２に接続される。第３および第４の反転増幅回路Ａ３、Ａ４の第２の＋入力端子および第２の−出力端子は互いに接続される。非反転増幅回路Ａ５，Ａ６の＋入力端子には同相入力信号Ｖｉｃが入力される。この同相入力信号Ｖｉｃは多入力多出力の増幅器を用いて生成することができる。非反転増幅回路Ａ５，Ａ６の＋出力端子は第１および第２の反転増幅回路Ａ１，Ａ２の−出力端子に接続される。
【００２３】
上記構成において、第１および第２反転増幅回路Ａ１，Ａ２に第１および第２の入力信号ＩＮ１が入力されると、第１および第２反転増幅回路Ａ１，Ａ２は反転出力信号をそれぞれ出力する。これにより、第３の反転増幅回路Ａ３の第１の＋入力端子には、非反転増幅回路Ａ５の出力信号である擬似同相入力信号Ｖｉｃに比例した信号と第１の反転増幅回路Ａ１の出力信号の加算信号Ｖｏ１が入力され、第３の反転増幅回路Ａ３は第１の出力信号（−（αＶｏｃ＋βＶｏ１）（ただし、α、βは正の定数））を第１の出力端子ＯＵＴ１に出力すると共に第２の出力信号（−γ（αＶｏｃ＋βＶｏ１）（ただし、α、β、γは正の定数））を出力する。同様に、第４の反転増幅回路Ａ４の第１の＋入力端子には、非反転増幅回路Ａ６の出力信号である擬似同相入力信号Ｖｉｃに比例した信号と第２の反転増幅回路Ａ２の出力信号の加算信号Ｖｏ２が入力され、第４の反転増幅回路Ａ４は第１の出力信号（−（αＶｏｃ＋βＶｏ２））を第１の出力端子ＯＵＴ１に出力すると共に第２の出力信号（−γ（αＶｏｃ＋βＶｏ２））を出力する。
【００２４】
第２の実施形態においても、第１の実施形態と同様に、差動信号に対する利得は、反転増幅回路Ａ１（Ａ２）とＡ３（Ａ４）の利得の積となり、同相信号に対しては、反転増幅回路Ａ１及びＡ２の出力信号と非反転増幅回路Ａ５及びＡ６の出力信号とがそれぞれ加算されることにより、同相信号が相殺される。従って、内部ノードを増やすことなく同相利得を低減することができる。
【００２５】
図７は、図６の演算増幅回路に図４で説明した同相信号に対して反転増幅回路Ａ１とＡ２の利得を低減させるための反転増幅回路Ａ７〜Ａ１０を加えた演算増幅回路を示している。このような構成により、図４の演算増幅回路と同様にさらなる同相利得の低減を内部ノードの数を増やすことなく実現できる。
【００２６】
（第３の実施形態）
図８は、本発明の第３の実施形態に従った平衡構成の演算増幅回路を示している。この平衡構成の演算増幅回路によると、第１の入力信号ＩＮ１が入力される＋入力端子を有する第１の反転増幅回路Ａ１および第２の入力信号ＩＮ２が入力される＋入力端子を有する第２の反転増幅回路Ａ２が設けられる。第１の反転増幅回路Ａ１の−出力端子は第３の反転増幅回路Ａ３の第１の＋入力端子に接続される。第２の反転増幅回路Ａ２の−出力端子は第４の反転増幅回路Ａ４の第１の＋入力端子に接続される。第３の反転増幅回路Ａ３の第１の−出力端子は第１出力端子ＯＵＴ１に接続される。第４の反転増幅回路Ａ４の第１の−出力端子は第２出力端子ＯＵＴ２に接続される。第３および第４の反転増幅回路Ａ３、Ａ４の第２の＋入力端子および第２の−出力端子は互いに接続される。非反転増幅回路Ａ１１の第１および第２の＋入力端子は第１および第２の反転増幅回路Ａ１，Ａ２の入力端子にそれぞれ接続され、非反転増幅回路Ａ１１の＋出力端子は第１および第２の反転増幅回路Ａ１，Ａ２の−出力端子に接続される。
【００２７】
図８の演算増幅回路おいて、第１および第２の入力信号ＩＮ１、ＩＮ２が第１および第２の反転増幅回路Ａ１、Ａ２および非反転増幅回路５に入力されると、第１および第２の反転増幅回路Ａ１、Ａ２は反転出力信号を出力し、非反転増幅回路Ａ１１は第１と第２の入力信号の和（ＩＮ１＋ＩＮ２）に比例した信号を出力する。和信号（ＩＮ１＋ＩＮ２）は第１および第２の反転増幅回路Ａ１、Ａ２の反転出力信号に各々加算される。各々の加算信号Ｖｏ１，Ｖｏ２は第３および第４反転増幅回路Ａ３，Ａ４に入力される。これにより、第３の反転増幅回路Ａ３は第１の出力信号（−（αＶｏｃ＋βＶｏ１））と第２の出力信号（−γ（αＶｏｃ＋βＶｏ１））を出力する。また、第４の反転増幅回路Ａ４は、第３の出力信号（−（αＶｏｃ＋βＶｏ２））と第４の出力信号（−γ（αＶｏｃ＋βＶｏ２））を出力する。反転増幅器Ａ３，Ａ４においては擬似同相出力信号Ｖｏｃは第２の出力信号と第４の出力信号を加算して生成する構成となっている。
【００２８】
図８に示す回路構成は、図６に示した回路構成において同相入力信号が与えられない時に同相入力信号が非反転増幅回路Ａ１１によって第１及び第２の入力信号ＩＮ１，ＩＮ２から生成する例を示している。この非反転増幅回路Ａ１１は、多入力多出力増幅回路によって構成され、例えば、図９に示すように反転増幅回路Ａｂ１〜Ａｂ５によって構成される。即ち、反転増幅器Ａｂ１，Ａｂ２の出力端子が互いに接続され、反転増幅器Ａｂ３の入力端子に接続される。この反転増幅器Ａｂ３の入出力端子は互いに接続され、増幅器Ａｂ４，Ａｂ５の入力端子に接続される。この構成により、反転増幅器Ａｂ１，Ａｂ２からの同相信号が互いに加算され、反転増幅器Ａｂ３を介して反転増幅器Ａｂ３，Ａｂ５に入力される。反転増幅器Ａｂ３，Ａｂ５からは入力信号ＩＮ１，ＩＮ２の和に比例する信号が出力される。
【００２９】
図１０は、図８の演算増幅回路に図４で説明した反転増幅回路Ａ７〜Ａ１０を加え、同相利得のさらなる低減を図った例を示している。
【００３０】
また、図１１は、第１の実施形態と第３の実施形態を同時に適用した演算増幅回路を示している。即ち、増幅回路Ａ１〜Ａ１０は第１の実施形態の図４の増幅回路Ａ１〜Ａ１９に対応している。増幅回路Ａ１１が第３の実施形態の図８の増幅回路Ａ１１に対応している。この構成によっても差動信号の各々の経路において内部ノードの数を増やすことなく、さらなる同相利得の低減が実現できる。
【００３１】
図１２は、図１１に示す演算増幅回路をＭＯＳトランジスタによって実現した回路図を示している。これによると、トランジスタＭＮ１は反転増幅回路Ａ１に対応し、トランジスタＭＮ２は反転増幅回路Ａ２に対応する。トランジスタＭＮ１１−１、ＭＮ１１−２、ＭＰ１１−１〜ＭＰ１１−３は非反転増幅回路Ａ１１を構成している。トランジスタＭＮ７〜ＭＮ１０は、反転増幅回路Ａ７〜Ａ１０に各々対応する。トランジスタＭＮ５、ＭＰ５，ＭＰ５−１、ＭＰ５−２は非反転増幅回路Ａ５を構成し、トランジスタＭＮ５，ＭＰ５，ＭＰ６−１、ＭＰ６−２は非反転増幅回路Ａ６を構成する。
【００３２】
なお、トランジスタＭＮ５、ＭＰ５は非反転増幅回路Ａ５とＡ６の入力部で共通に使用している。トランジスタＭＮ３−１〜ＭＮ３−４とＭＰ３−１〜ＭＰ３−４は反転増幅回路Ａ３を構成し、トランジスタＭＮ４−１〜ＭＮ４−４とトランジスタＭＰ４−１〜ＭＰ４−４は反転増幅回路Ａ４を構成する。
【００３３】
図１２に示したトランジスタ回路から明らかなように、トランジスタの縦積みを避けた構成で実現できるため、この演算増幅回路は低電源電圧化が実現できる。
【００３４】
また、これまで説明したように、入力ＩＮ１から出力ＯＵＴ１の経路において、また、入力ＩＮ２から出力ＯＵＴ２の経路において、各々内部ノードの数を１個で実現でき、これにより差動信号に対する周波数特性を改善できる。
【００３５】
図１３および図１４は、本発明の演算増幅回路を用いたサンプルホールド回路を示している。サンプルホールド回路は、書き込み時では、図１３に示されるようにスイッチＳＷ１〜ＳＷ６は閉成され、スイッチＳＷ７〜ＳＷ１０が開成される。この状態において、入力信号ＩＮ１，ＩＮ２が入力されると、入力信号がキャパシタＣ１，Ｃ２に蓄積される。即ち、入力信号が記憶される。読み出し時には、図１４に示されるようにスイッチＳＷ１〜ＳＷ６が開成され，スイッチＳＷ７〜ＳＷ１０が閉成される。このとき、キャパシタＣ１，Ｃ２に蓄積された信号が演算増幅回路ＯＰＡに入力される。
【００３６】
上記のようなサンプルホールド回路では、スイッチはＭＯＳトランジスタによって構成される。ＭＯＳトランジスタはオンオフするときにチャンネル形成がある。このチャンネル形成のとき電荷成分が同相で入ってくる。そのため、チャンネル部分で電圧が上昇し、この電圧上昇を抑えないと、飽和状態となってしまう。本発明では、同相成分が演算増幅回路ＯＰＡにおいて相殺されるので、同相利得が低減し、サンプルホールド回路の低電源電圧化が実現できる。
【００３７】
図１５は、本発明の演算増幅回路を用いたフィルタを示している。フィルタは積分器で構成される。この積分器は図１６に示されるように増幅器Ａｍｐ１と抵抗Ｒ１〜Ｒ４と容量Ｃ１，Ｃ２により構成される。この増幅器Ａｍｐ１に本発明の演算増幅回路が用いられる。
【００３８】
フィルタは例えば演算増幅回路Ｉｎｔ１〜Ｉｎｔ５によって構成される。初段の演算増幅回路は図１および図８に示されるような同相信号を生成する演算増幅回路を使用する。後段の演算増幅回路Ｉｎｔ２〜Ｉｎｔ５は前段の演算増幅回路の出力信号に含まれる同相成分を利用することができるので、図６および図７に示される演算増幅回路を使用する。
【００３９】
【発明の効果】
以上説明してきたように、本発明の演算増幅回路によれば、低電源電圧に向いた利得段が２段の平衡構成の演算増幅回路で、同相信号を十分に抑圧するとともに差動信号の各々の経路における内部ノードの数を１個にすることにより周波数特性を改善することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に従った演算増幅回路の回路図。
【図２】図１に示す増幅回路の同相信号に対する等価回路。
【図３】図１に示す２入力２出力の反転増幅回路の回路図。
【図４】第１の実施の形態の変形例に従った演算増幅回路。
【図５】図４の演算増幅回路の動作を説明する図。
【図６】第２の実施の形態に従った演算増幅回路の回路図。
【図７】第２の実施の形態の変形例に従った演算増幅回路の回路図。
【図８】第３の実施の形態に従った演算増幅回路の回路図。
【図９】図８に示す２入力２出力の反転増幅回路の回路図。
【図１０】第３の実施の形態の変形例に従った演算増幅回路の回路図。
【図１１】第１の実施の形態と第３の実施の形態を同時に適用した演算増幅回路の回路図。
【図１２】図１１の演算増幅回路の具体的な回路図。
【図１３】本発明の演算増幅回路を用いたサンプルホールド回路のサンプリング状態を示す回路図。
【図１４】サンプルホールド回路のホールド状態を示す回路図。
【図１５】積分器を用いたフィルタ。
【図１６】積分器の具体回路図。
【図１７】反転増幅器のトランジスタ回路の回路図。
【符号の説明】
ＩＮ１，ＩＮ２：入力端子、ＯＵＴ１，ＯＵＴ２：出力端子、Ｉｎｔ：積分器、Ａ１〜Ａ４、Ａ７〜Ａ１０：反転増幅回路、Ａ５，Ａ６，Ａ１１：非辺単増幅回路、Ｎ１：ＭＮＯＳトランジスタ、Ｐ１：ＰＭＯＳトランジスタ、ＳＷ〜：スイッチ、Ｖｄｄ：第１の電源電位点、Ｖｓｓ：第２の電源電位点、Ｃ１，Ｃ２：容量、Ｒ１〜Ｒ４：抵抗
【発明の属する技術分野】
本発明は、差動信号を取り扱う低電源電圧の演算増幅回路に係り、特に周波数特性の改善と同相信号低減の改善を実現する演算増幅回路並びにこれを用いたサンプルホールド回路およびフィルタ回路に関する。
【０００２】
【従来の技術】
集積回路の進歩は著しく、製造プロセスの微細化も年々進んでいる。製造プロセスの微細化によりトランジスタ単体の性能は向上するが耐圧が低くなってきている。このため、印加できる電源電圧が低くなっている。電源電圧を低くすると、集積回路中において電圧で扱える信号の振幅は小さくなってしまい、所望の信号対雑音比（Ｓ／Ｎ）を実現することが困難となる。これを解決するために従来では単相で扱ってきた信号を差動で扱うことにより、単相の倍の信号振幅を実現していた。
【０００３】
しかしながら、差動入力・差動出力を扱う平衡構成の演算増幅回路では同相信号を抑圧する必要がある。平衡構成の演算増幅回路を用いた積分器を使ったフィルタの場合も、演算増幅回路の同相信号除去が十分でないと出力の電圧範囲が低減し、差動信号を歪ませることになる。特に低電源電圧になると扱える電圧範囲が小さいため、同相信号の抑圧は必須である。
【０００４】
従来では、同相信号除去を実現するためにコモンモードフィードバックが用いられていた（例えば、特許文献１参照）。このコモンモードフィードバック回路の設計は単相出力の差動回路に比べ煩雑なため、発振などの不具合を起こしやすかった。これを避けるため、複数の入力端子と出力端子を有する増幅回路を組み合わせて同相信号成分を低減する平衡型増幅回路が提案されていた（特願Ｐ２００２‐３０３１４０）。
【０００５】
【特許文献１】
特開２０００−１４８２６２公報
【０００６】
【発明が解決しようとする課題】
上述した従来の増幅回路は、簡単な反転増幅回路を組み合わせた構成で実現できるので、低電源電圧化が実現できる。しかしながら、十分な利得を実現するため２段の高利得段で構成しようとすると極性を反転させる必要があるので、利得がほぼ１の低利得段を用いる必要が生じる。このために、入力から出力までの内部ノードの数が２個となってしまう。ノードの数が増えると各ノードにおける寄生容量のため周波数特性が劣化するという問題があった。
【０００７】
本発明は、低電源電圧に向いた２段の利得段を用いた平衡構成の演算増幅回路、特に同相信号を十分に抑圧するとともに差動信号の各々の経路における内部ノードの数を１個にすることにより周波数特性を改善した演算増幅回路並びにこれを用いたサンプルホールド回路およびフィルタ回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明の局面によると、第１の入力信号を入力する第１の反転増幅回路と、第２の入力信号を入力する第２の反転増幅回路と、擬似同相出力信号と前記第１の反転増幅回路の出力信号を入力して第１の出力信号と第２の出力信号を出力する第３の反転増幅回路と、前記擬似同相出力信号と前記第２の反転増幅回路の出力信号を入力して第３の出力信号と第４の出力信号を出力する第４の反転増幅回路と、前記擬似同相出力信号を入力し前記第１及び第２の反転増幅回路の出力に帰還する第５及び第６の非反転増幅回路とにより構成され、前記擬似同相出力信号は前記第２の出力信号と前記第４の出力信号を加算することにより生成されることを特徴とする演算増幅回路を提供する。
【０００９】
このように構成された本発明の演算増幅回路によれば、第３及び第４の反転増幅回路による同相信号の抑圧に加え、疑似同相出力信号を第５及び第６の非反転増幅回路を介して第１および第２の反転増幅回路の出力に各々帰還することにより同相信号のさらなる抑圧を実現できるだけでなく、差動信号の各々の経路における内部ノードの数を１個にすることができるので周波数特性をも改善できる。
【００１０】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を説明する。なお、発明の実施形態では全て電界効果トランジスタを用いた例について説明するが、バイポーラトランジスタを用いた構成も可能である。
【００１１】
（第１の実施形態）
図１は、本発明の第１の実施形態に従った平衡構成の演算増幅回路を示している。この演算増幅回路には、第１の入力信号ＩＮ１が入力される＋入力端子を有する第１の反転増幅回路Ａ１および第２の入力信号ＩＮ２が入力される＋入力端子を有する第２の反転増幅回路Ａ２が設けられる。第１の反転増幅回路Ａ１の−出力端子は第３の反転増幅回路Ａ３の第１の＋入力端子に接続される。第２の反転増幅回路Ａ２の−出力端子は第４の反転増幅回路Ａ４の第１の＋入力端子に接続される。第３の反転増幅回路Ａ３の第１の−出力端子は第１出力端子ＯＵＴ１に接続される。第４の反転増幅回路Ａ４の第１の−出力端子は第２出力端子ＯＵＴ２に接続される。第３および第４の反転増幅回路Ａ３、Ａ４の第２の＋入力端子および第２の−出力端子は互いに接続される。
【００１２】
第３および第４の反転増幅回路Ａ３、Ａ４の第２の＋入力端子および第２の−出力端子の接続ノードは非反転増幅回路Ａ５，Ａ６の＋入力端子に接続される。非反転増幅回路Ａ５，Ａ６の＋出力端子は第１および第２の反転増幅回路Ａ１，Ａ２の−出力端子に接続される。
【００１３】
上記構成において、第１および第２反転増幅回路Ａ１，Ａ２に第１および第２の入力信号ＩＮ１が入力されると、第１および第２反転増幅回路Ａ１，Ａ２は出力信号Ｖｏ１，Ｖｏ２をそれぞれ出力する。これにより、第３の反転増幅回路Ａ３の第１および第２の＋入力端子には、擬似同相出力信号Ｖｏｃと第１の反転増幅回路Ａ１の出力信号Ｖｏ１が入力され、第３の反転増幅回路Ａ３は第１の出力信号（−（αＶｏｃ＋βＶｏ１）（ただし、α、βは正の定数））を第１の出力端子ＯＵＴ１に出力すると共に第２の出力信号（−γ（αＶｏｃ＋βＶｏ１）（ただし、α、β、γは正の定数）を出力する。同様に、第４の反転増幅回路Ａ４の第１および第２の＋入力端子には、擬似同相出力信号Ｖｏｃと第２の反転増幅回路Ａ２の出力信号Ｖｏ２が入力され、第４の反転増幅回路Ａ４は第１の出力信号（−（αＶｏｃ＋βＶｏ２））を第１の出力端子ＯＵＴ１に出力すると共に第２の出力信号（−γ（αＶｏｃ＋βＶｏ２））を出力する。
【００１４】
非反転増幅回路Ａ５、Ａ６は擬似同相出力信号Ｖｏｃを入力し、それを第１および第２の反転増幅回路Ａ１、Ａ２の出力に各々帰還する。擬似同相出力信号Ｖｏｃは第２の出力信号と第４の出力信号を加算することにより生成される。
【００１５】
上記演算増幅回路において、同相電圧が反転増幅回路Ａ３，Ａ４に帰還されたとき、この同相電圧が高くなると、非反転増幅器Ａ５，Ａ６は出力電圧Ｖｏ１，Ｖｏ２を上げようとする。これに対して、反転増幅器Ａ３，Ａ４が出力電圧を下げようとする。この結果、負帰還がかかることになる。このため、加算して極性反転する部分は不必要になり、内部ノードも一つでよく、高速化が実現できる。
【００１６】
図１の反転増幅回路Ａ３、Ａ４は図３に示すように反転増幅器Ａａ１〜Ａａ４により構成される。反転増幅器Ａａ１、Ａａ２の＋入力端子は互いに接続され、反転増幅器Ａａ３，Ａａ４の入力端子は互いに接続される。反転増幅器Ａａ１の出力端子は反転増幅器Ａａ３の出力端子に接続され、反転増幅器Ａａ２の出力端子は反転増幅器Ａａ４の出力端子に接続される。反転増幅器Ａａ１〜Ａａ４の各々は図１７に示すようにＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１の直列回路によって構成される。即ち、ＰＭＯＳトランジスタＰ１のソースは電源Ｖｄｄに接続され、ゲートはバイアス源Ｖｂｉａｓに接続され、ドレインはＮＭＯＳトランジスタＮ１のドレインに接続されると共に出力端子ＯＵＴ−に接続される。ＮＭＯＳトランジスタＮ１のソースは接地され、ゲートは入力端子ＩＮ＋に接続される。この回路は入力端子と出力端子以外に内部ノードを持たない単純な構成である。即ち、反転増幅回路Ａ３やＡ４は内部にノードを持たない。
【００１７】
差動信号に対する利得は、反転増幅回路Ａ１（Ａ２）とＡ３（Ａ４）の利得の積となる。ここでは、反転増幅回路Ａ１とＡ２およびＡ３とＡ４並びに非反転増幅回路Ａ５とＡ６はそれぞれ同じ特性を有する。図１の演算増幅回路は、同相信号に対しては、図２に示す等価回路で表すことができる。ここで、ｇｍ１は反転増幅回路Ａ１のトランスコンダクタンス、ｇｍ３は反転増幅回路Ａ３の一方の入力からＶｏｃ出力に対するトランスコンダクタンス、γｇｍ３は反転増幅回路Ａ３の他方の入力からＶｏｃ出力に対するランスコンダクタンス、ｇｍ５は非反転増幅回路Ａ５のトランスコンダクタンスで、ｒｏ１は反転増幅回路Ａ１の出力抵抗、ｒｏ５は非反転増幅回路Ａ５の出力抵抗、ｒｏ３とｒｏ４は反転増幅回路Ａ３とＡ４のＶｏｃ出力での出力抵抗を表す。入力から出力に対する伝達関数は次式によって求められる。
【００１８】
【００１９】
図４は第１の実施形態の演算増幅回路の変形例を示している。この変形例によると、第１〜第６の増幅回路Ａ１〜Ａ６は図１と同じ接続関係を有しているが、反転増幅回路Ａ７〜Ａ１０が追加されている。即ち、反転増幅回路Ａ７，Ａ８が第１および第２反転増幅回路Ａ１，Ａ２の出力端子にそれぞれ接続されると共に第１および第２反転増幅回路Ａ１，Ａ２の出力端子間に反転増幅回路Ａ９，Ａ１０が極性逆に並列に接続されている。
【００２０】
上記回路構成の演算増幅回路によると、差動入力信号ＩＮ１，ＩＮ２に対して、反転増幅回路Ａ１，Ａ２の出力電圧はＶｏ１＝−Ｖｏ２の関係となる。従って、反転増幅回路Ａ９から出力される信号成分は反転増幅回路Ａ８から出力される信号成分により相殺される。同様に、反転増幅回路Ａ１０から出力される信号成分は反転増幅回路Ａ７から出力される信号成分により相殺される。即ち、図５（ｂ）に示すように、反転増幅回路Ａ７〜Ａ１０は差動信号に対しては何も寄与しない。
【００２１】
一方、入力信号ＩＮ１，ＩＮ２が同相信号のときには、反転増幅回路Ａ１，Ａ２の出力電圧はＶｏ１＝Ｖｏ２の関係となる。この場合、反転増幅回路Ａ９から出力される信号成分は反転増幅回路Ａ８から出力される信号成分と加算される。同様に、反転増幅回路Ａ１０から出力される信号成分は反転増幅回路Ａ７から出力される信号成分と加算される。この結果、反転増幅回路Ａ７〜Ａ１０は同相信号に対しては図５（ａ）に示すような回路構成となる。即ち、反転増幅回路Ａ１とＡ２の出力における抵抗成分は反転増幅回路Ａ７から反転増幅回路Ａ１０のトランスコンダクタンスの逆数に比例した値を取るため非常に小さくなる。故に、差動信号の各々の経路において内部ノードを増加させることなく、反転増幅回路Ａ１とＡ２の出力における同相利得をさらに低減させ、増幅回路全体の同相利得を小さくすることができる。
【００２２】
（第２の実施形態）
図６は、本発明の第２の実施形態に従った平行構成の演算増幅回路を示す。この演算増幅回路には、第１の入力信号ＩＮ１が入力される＋入力端子を有する第１の反転増幅回路Ａ１および第２の入力信号ＩＮ２が入力される＋入力端子を有する第２の反転増幅回路Ａ２が設けられる。第１の反転増幅回路Ａ１の−出力端子は第３の反転増幅回路Ａ３の第１の＋入力端子に接続される。第２の反転増幅回路Ａ２の−出力端子は第４の反転増幅回路Ａ４の第１の＋入力端子に接続される。第３の反転増幅回路Ａ３の第１の−出力端子は第１出力端子ＯＵＴ１に接続される。第４の反転増幅回路Ａ４の第１の−出力端子は第２出力端子ＯＵＴ２に接続される。第３および第４の反転増幅回路Ａ３、Ａ４の第２の＋入力端子および第２の−出力端子は互いに接続される。非反転増幅回路Ａ５，Ａ６の＋入力端子には同相入力信号Ｖｉｃが入力される。この同相入力信号Ｖｉｃは多入力多出力の増幅器を用いて生成することができる。非反転増幅回路Ａ５，Ａ６の＋出力端子は第１および第２の反転増幅回路Ａ１，Ａ２の−出力端子に接続される。
【００２３】
上記構成において、第１および第２反転増幅回路Ａ１，Ａ２に第１および第２の入力信号ＩＮ１が入力されると、第１および第２反転増幅回路Ａ１，Ａ２は反転出力信号をそれぞれ出力する。これにより、第３の反転増幅回路Ａ３の第１の＋入力端子には、非反転増幅回路Ａ５の出力信号である擬似同相入力信号Ｖｉｃに比例した信号と第１の反転増幅回路Ａ１の出力信号の加算信号Ｖｏ１が入力され、第３の反転増幅回路Ａ３は第１の出力信号（−（αＶｏｃ＋βＶｏ１）（ただし、α、βは正の定数））を第１の出力端子ＯＵＴ１に出力すると共に第２の出力信号（−γ（αＶｏｃ＋βＶｏ１）（ただし、α、β、γは正の定数））を出力する。同様に、第４の反転増幅回路Ａ４の第１の＋入力端子には、非反転増幅回路Ａ６の出力信号である擬似同相入力信号Ｖｉｃに比例した信号と第２の反転増幅回路Ａ２の出力信号の加算信号Ｖｏ２が入力され、第４の反転増幅回路Ａ４は第１の出力信号（−（αＶｏｃ＋βＶｏ２））を第１の出力端子ＯＵＴ１に出力すると共に第２の出力信号（−γ（αＶｏｃ＋βＶｏ２））を出力する。
【００２４】
第２の実施形態においても、第１の実施形態と同様に、差動信号に対する利得は、反転増幅回路Ａ１（Ａ２）とＡ３（Ａ４）の利得の積となり、同相信号に対しては、反転増幅回路Ａ１及びＡ２の出力信号と非反転増幅回路Ａ５及びＡ６の出力信号とがそれぞれ加算されることにより、同相信号が相殺される。従って、内部ノードを増やすことなく同相利得を低減することができる。
【００２５】
図７は、図６の演算増幅回路に図４で説明した同相信号に対して反転増幅回路Ａ１とＡ２の利得を低減させるための反転増幅回路Ａ７〜Ａ１０を加えた演算増幅回路を示している。このような構成により、図４の演算増幅回路と同様にさらなる同相利得の低減を内部ノードの数を増やすことなく実現できる。
【００２６】
（第３の実施形態）
図８は、本発明の第３の実施形態に従った平衡構成の演算増幅回路を示している。この平衡構成の演算増幅回路によると、第１の入力信号ＩＮ１が入力される＋入力端子を有する第１の反転増幅回路Ａ１および第２の入力信号ＩＮ２が入力される＋入力端子を有する第２の反転増幅回路Ａ２が設けられる。第１の反転増幅回路Ａ１の−出力端子は第３の反転増幅回路Ａ３の第１の＋入力端子に接続される。第２の反転増幅回路Ａ２の−出力端子は第４の反転増幅回路Ａ４の第１の＋入力端子に接続される。第３の反転増幅回路Ａ３の第１の−出力端子は第１出力端子ＯＵＴ１に接続される。第４の反転増幅回路Ａ４の第１の−出力端子は第２出力端子ＯＵＴ２に接続される。第３および第４の反転増幅回路Ａ３、Ａ４の第２の＋入力端子および第２の−出力端子は互いに接続される。非反転増幅回路Ａ１１の第１および第２の＋入力端子は第１および第２の反転増幅回路Ａ１，Ａ２の入力端子にそれぞれ接続され、非反転増幅回路Ａ１１の＋出力端子は第１および第２の反転増幅回路Ａ１，Ａ２の−出力端子に接続される。
【００２７】
図８の演算増幅回路おいて、第１および第２の入力信号ＩＮ１、ＩＮ２が第１および第２の反転増幅回路Ａ１、Ａ２および非反転増幅回路５に入力されると、第１および第２の反転増幅回路Ａ１、Ａ２は反転出力信号を出力し、非反転増幅回路Ａ１１は第１と第２の入力信号の和（ＩＮ１＋ＩＮ２）に比例した信号を出力する。和信号（ＩＮ１＋ＩＮ２）は第１および第２の反転増幅回路Ａ１、Ａ２の反転出力信号に各々加算される。各々の加算信号Ｖｏ１，Ｖｏ２は第３および第４反転増幅回路Ａ３，Ａ４に入力される。これにより、第３の反転増幅回路Ａ３は第１の出力信号（−（αＶｏｃ＋βＶｏ１））と第２の出力信号（−γ（αＶｏｃ＋βＶｏ１））を出力する。また、第４の反転増幅回路Ａ４は、第３の出力信号（−（αＶｏｃ＋βＶｏ２））と第４の出力信号（−γ（αＶｏｃ＋βＶｏ２））を出力する。反転増幅器Ａ３，Ａ４においては擬似同相出力信号Ｖｏｃは第２の出力信号と第４の出力信号を加算して生成する構成となっている。
【００２８】
図８に示す回路構成は、図６に示した回路構成において同相入力信号が与えられない時に同相入力信号が非反転増幅回路Ａ１１によって第１及び第２の入力信号ＩＮ１，ＩＮ２から生成する例を示している。この非反転増幅回路Ａ１１は、多入力多出力増幅回路によって構成され、例えば、図９に示すように反転増幅回路Ａｂ１〜Ａｂ５によって構成される。即ち、反転増幅器Ａｂ１，Ａｂ２の出力端子が互いに接続され、反転増幅器Ａｂ３の入力端子に接続される。この反転増幅器Ａｂ３の入出力端子は互いに接続され、増幅器Ａｂ４，Ａｂ５の入力端子に接続される。この構成により、反転増幅器Ａｂ１，Ａｂ２からの同相信号が互いに加算され、反転増幅器Ａｂ３を介して反転増幅器Ａｂ３，Ａｂ５に入力される。反転増幅器Ａｂ３，Ａｂ５からは入力信号ＩＮ１，ＩＮ２の和に比例する信号が出力される。
【００２９】
図１０は、図８の演算増幅回路に図４で説明した反転増幅回路Ａ７〜Ａ１０を加え、同相利得のさらなる低減を図った例を示している。
【００３０】
また、図１１は、第１の実施形態と第３の実施形態を同時に適用した演算増幅回路を示している。即ち、増幅回路Ａ１〜Ａ１０は第１の実施形態の図４の増幅回路Ａ１〜Ａ１９に対応している。増幅回路Ａ１１が第３の実施形態の図８の増幅回路Ａ１１に対応している。この構成によっても差動信号の各々の経路において内部ノードの数を増やすことなく、さらなる同相利得の低減が実現できる。
【００３１】
図１２は、図１１に示す演算増幅回路をＭＯＳトランジスタによって実現した回路図を示している。これによると、トランジスタＭＮ１は反転増幅回路Ａ１に対応し、トランジスタＭＮ２は反転増幅回路Ａ２に対応する。トランジスタＭＮ１１−１、ＭＮ１１−２、ＭＰ１１−１〜ＭＰ１１−３は非反転増幅回路Ａ１１を構成している。トランジスタＭＮ７〜ＭＮ１０は、反転増幅回路Ａ７〜Ａ１０に各々対応する。トランジスタＭＮ５、ＭＰ５，ＭＰ５−１、ＭＰ５−２は非反転増幅回路Ａ５を構成し、トランジスタＭＮ５，ＭＰ５，ＭＰ６−１、ＭＰ６−２は非反転増幅回路Ａ６を構成する。
【００３２】
なお、トランジスタＭＮ５、ＭＰ５は非反転増幅回路Ａ５とＡ６の入力部で共通に使用している。トランジスタＭＮ３−１〜ＭＮ３−４とＭＰ３−１〜ＭＰ３−４は反転増幅回路Ａ３を構成し、トランジスタＭＮ４−１〜ＭＮ４−４とトランジスタＭＰ４−１〜ＭＰ４−４は反転増幅回路Ａ４を構成する。
【００３３】
図１２に示したトランジスタ回路から明らかなように、トランジスタの縦積みを避けた構成で実現できるため、この演算増幅回路は低電源電圧化が実現できる。
【００３４】
また、これまで説明したように、入力ＩＮ１から出力ＯＵＴ１の経路において、また、入力ＩＮ２から出力ＯＵＴ２の経路において、各々内部ノードの数を１個で実現でき、これにより差動信号に対する周波数特性を改善できる。
【００３５】
図１３および図１４は、本発明の演算増幅回路を用いたサンプルホールド回路を示している。サンプルホールド回路は、書き込み時では、図１３に示されるようにスイッチＳＷ１〜ＳＷ６は閉成され、スイッチＳＷ７〜ＳＷ１０が開成される。この状態において、入力信号ＩＮ１，ＩＮ２が入力されると、入力信号がキャパシタＣ１，Ｃ２に蓄積される。即ち、入力信号が記憶される。読み出し時には、図１４に示されるようにスイッチＳＷ１〜ＳＷ６が開成され，スイッチＳＷ７〜ＳＷ１０が閉成される。このとき、キャパシタＣ１，Ｃ２に蓄積された信号が演算増幅回路ＯＰＡに入力される。
【００３６】
上記のようなサンプルホールド回路では、スイッチはＭＯＳトランジスタによって構成される。ＭＯＳトランジスタはオンオフするときにチャンネル形成がある。このチャンネル形成のとき電荷成分が同相で入ってくる。そのため、チャンネル部分で電圧が上昇し、この電圧上昇を抑えないと、飽和状態となってしまう。本発明では、同相成分が演算増幅回路ＯＰＡにおいて相殺されるので、同相利得が低減し、サンプルホールド回路の低電源電圧化が実現できる。
【００３７】
図１５は、本発明の演算増幅回路を用いたフィルタを示している。フィルタは積分器で構成される。この積分器は図１６に示されるように増幅器Ａｍｐ１と抵抗Ｒ１〜Ｒ４と容量Ｃ１，Ｃ２により構成される。この増幅器Ａｍｐ１に本発明の演算増幅回路が用いられる。
【００３８】
フィルタは例えば演算増幅回路Ｉｎｔ１〜Ｉｎｔ５によって構成される。初段の演算増幅回路は図１および図８に示されるような同相信号を生成する演算増幅回路を使用する。後段の演算増幅回路Ｉｎｔ２〜Ｉｎｔ５は前段の演算増幅回路の出力信号に含まれる同相成分を利用することができるので、図６および図７に示される演算増幅回路を使用する。
【００３９】
【発明の効果】
以上説明してきたように、本発明の演算増幅回路によれば、低電源電圧に向いた利得段が２段の平衡構成の演算増幅回路で、同相信号を十分に抑圧するとともに差動信号の各々の経路における内部ノードの数を１個にすることにより周波数特性を改善することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に従った演算増幅回路の回路図。
【図２】図１に示す増幅回路の同相信号に対する等価回路。
【図３】図１に示す２入力２出力の反転増幅回路の回路図。
【図４】第１の実施の形態の変形例に従った演算増幅回路。
【図５】図４の演算増幅回路の動作を説明する図。
【図６】第２の実施の形態に従った演算増幅回路の回路図。
【図７】第２の実施の形態の変形例に従った演算増幅回路の回路図。
【図８】第３の実施の形態に従った演算増幅回路の回路図。
【図９】図８に示す２入力２出力の反転増幅回路の回路図。
【図１０】第３の実施の形態の変形例に従った演算増幅回路の回路図。
【図１１】第１の実施の形態と第３の実施の形態を同時に適用した演算増幅回路の回路図。
【図１２】図１１の演算増幅回路の具体的な回路図。
【図１３】本発明の演算増幅回路を用いたサンプルホールド回路のサンプリング状態を示す回路図。
【図１４】サンプルホールド回路のホールド状態を示す回路図。
【図１５】積分器を用いたフィルタ。
【図１６】積分器の具体回路図。
【図１７】反転増幅器のトランジスタ回路の回路図。
【符号の説明】
ＩＮ１，ＩＮ２：入力端子、ＯＵＴ１，ＯＵＴ２：出力端子、Ｉｎｔ：積分器、Ａ１〜Ａ４、Ａ７〜Ａ１０：反転増幅回路、Ａ５，Ａ６，Ａ１１：非辺単増幅回路、Ｎ１：ＭＮＯＳトランジスタ、Ｐ１：ＰＭＯＳトランジスタ、ＳＷ〜：スイッチ、Ｖｄｄ：第１の電源電位点、Ｖｓｓ：第２の電源電位点、Ｃ１，Ｃ２：容量、Ｒ１〜Ｒ４：抵抗
Claims (11)
- 第１の入力信号を入力する第１の反転増幅回路と、
第２の入力信号を入力する第２の反転増幅回路と、
擬似同相出力信号と前記第１の反転増幅回路の出力信号を入力して第１の出力信号と第２の出力信号を出力する第３の反転増幅回路と、
前記擬似同相出力信号と前記第２の反転増幅回路の出力信号を入力して第３の出力信号と第４の出力信号を出力する第４の反転増幅回路と、
前記擬似同相出力信号を入力し前記第１及び第２の反転増幅回路の出力に帰還する第１及び第２の非反転増幅回路とにより構成され、前記擬似同相出力信号は前記第２の出力信号と前記第４の出力信号を加算することにより生成されることを特徴とする演算増幅回路。 - 前記第１の反転増幅回路の出力信号を入力し前記第１の反転増幅回路の出力に帰還する第５の反転増幅回路と、前記第２の反転増幅回路の出力信号を入力し前記第２の反転増幅回路の出力に帰還する第６の反転増幅回路と、前記第１の反転増幅回路の出力信号を入力し前記第２の反転増幅回路の出力に帰還する第７の反転増幅回路と、前記第２の反転増幅回路の出力信号を入力し前記第１の反転増幅回路の出力に帰還する第８の反転増幅回路とを具備することを特徴とする請求項１記載の演算増幅回路。
- 第１の入力信号を入力する第１の反転増幅回路と、
第２の入力信号を入力する第２の反転増幅回路と、
擬似同相出力信号と前記第１の反転増幅回路の出力信号を入力して第１の出力信号と第２の出力信号を出力する第３の反転増幅回路と、
前記擬似同相出力信号と前記第２の反転増幅回路の出力信号を入力して第３の出力信号と第４の出力信号を出力する第４の反転増幅回路と、
前記疑似同相信号を生成する非反転増幅回路手段とにより構成されることを特徴とする演算増幅回路。 - 前記非反転増幅回路手段は、同相信号を入力し、前記疑似同相出力信号を前記第１および第２の反転増幅回路に出力する第１および第２の非反転増幅回路により構成されることを特徴とする請求項３に記載の演算増幅回路。
- 前記非反転増幅回路手段は、前記第１の入力信号と前記第２の入力信号を入力し、前記第１と第２の入力信号の和に比例した信号を前記疑似同相出力信号として前記第１および第２の反転増幅回路の出力単に出力する非反転増幅回路により構成されることを特徴とする請求項３に記載の演算増幅回路。
- 前記第１の反転増幅回路の出力信号を入力し前記第１の反転増幅回路の出力に帰還する第７の反転増幅回路と、前記第２の反転増幅回路の出力信号を入力し前記第２の反転増幅回路の出力に帰還する第６の反転増幅回路と、前記第１の反転増幅回路の出力信号を入力し前記第２の反転増幅回路の出力に帰還する第７の反転増幅回路と、前記第２の反転増幅回路の出力信号を入力し前記第１の反転増幅回路の出力に帰還する第８の反転増幅回路とを具備することを特徴とする請求項３乃至５のいずれか１に記載の演算増幅回路。
- 第１の入力信号を入力する第１の反転増幅回路と、
第２の入力信号を入力する第２の反転増幅回路と、
擬似同相出力信号と前記第１の反転増幅回路の出力信号を入力して第１の出力信号と第２の出力信号を出力する第３の反転増幅回路と、
擬似同相出力信号と前記第２の反転増幅回路の出力信号を入力して第３の出力信号と第４の出力信号を出力する第４の反転増幅回路と、
前記第１の入力信号と前記第２の入力信号を入力し、前記第１と第２の入力信号の和に比例した信号を前記第１および第２の反転増幅回路の出力に各々加算する非反転増幅回路とにより構成され、
前記擬似同相出力信号は前記第２の出力信号と前記第４の出力信号を加算することにより生成されることを特徴とする演算増幅回路。 - 前記第１の反転増幅回路の出力信号を入力し前記第１の反転増幅回路の出力に帰還する第５の反転増幅回路と、前記第２の反転増幅回路の出力信号を入力し前記第２の反転増幅回路の出力に帰還する第６の反転増幅回路と、前記第１の反転増幅回路の出力信号を入力し前記第２の反転増幅回路の出力に帰還する第７の反転増幅回路と、前記第２の反転増幅回路の出力信号を入力し前記第１の反転増幅回路の出力に帰還する第８の反転増幅回路とを具備することを特徴とする請求項７記載の演算増幅回路。
- 前記擬似同相出力信号を入力し前記第１及び第２の反転増幅回路の出力に帰還する第２及び第３の非反転増幅回路を具備することを特徴とする請求項７または８記載の演算増幅回路。
- 請求項１から９記載のいずれか１に記載の演算増幅回路とこの演算増幅回路の入力端に選択的に接続されるキャパシタとによって構成されるサンプルホールド回路
- 請求項１から９記載のいずれか１に記載の演算増幅回路を用いたフィルタ回路。
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