JP3811152B2 - 演算増幅器並びにこれを用いたサンプルホールド回路及びフィルタ回路 - Google Patents

Description

本発明は、差動信号を取り扱う低電源電圧の演算増幅器に係り、特に周波数特性の改善と同相信号低減の改善を実現する演算増幅器に関する。

集積回路の進歩は著しく、製造プロセスの微細化も年々進んでいる。製造プロセスの微細化により、トランジスタ単体の性能は向上する反面、耐圧すなわちトランジスタに印加できる電源電圧が低くなっている。電源電圧を低くすると、集積回路中において扱うことのできる電圧信号の振幅は小さくなってしまい、所望の信号対雑音比（Ｓ／Ｎ）を実現することが困難となる。これを解決するために、演算増幅器では入力信号及び出力信号を差動化することにより、単相信号の倍の信号振幅を実現している。

このような入出力を差動信号として扱ういわゆる平衡型構成の演算増幅器では、単相信号を扱う演算増幅器とは異なり、同相信号を抑圧することが必要である。例えば、平衡型構成の演算増幅器により実現される積分器を使ったフィルタの場合、演算増幅器の同相信号除去が十分でないと出力信号の電圧範囲が狭くなり、差動出力信号を歪ませることになる。特に、電源電圧が低くなると、扱うことのできる信号振幅範囲が小さくなるため、同相信号の抑圧は必須である。

平衡型構成の演算増幅器において、同相信号を抑圧するために入力部及びコモンモードフィードバック部にそれぞれ差動対を用いる方法が提案されている（例えば、非特許文献１のFig. 1及びFig. 3参照）。

Mihai Banu, John M. Khoury, and Yannis Tsividis, "Fully differential operational amplifiers with accurate output balancing", IEEE Journal of Solid-State Circuits, vol. 23, pp. 1410 - 1414, December 1988

非特許文献１のように同相信号抑圧のために差動対を用いると、電源とグラウンドの間には最低でも３つのトランジスタが縦積みされることになるため、電源電圧が低い場合には、扱うことのできる信号振幅範囲が十分にとることができないという問題点がある。

本発明の目的は、低電源電圧下に適した２段の利得段を用いて同相信号を十分に抑圧
できる平衡型構成の演算増幅器を提供することにある。

本発明の局面によると、前記第１の入力信号を増幅して第１のノードへ出力する第１の反転増幅回路と、前記第２の入力信号を増幅して第２のノードへ出力する第２の反転増幅回路と、前記第１のノードへ出力される前記第１の反転増幅回路の出力信号を第１の利得倍した第１の出力信号を第１の出力端子へ出力し、前記第１のノードへ出力される前記第１の反転増幅回路の出力信号を第２の利得倍した第２の出力信号を第３のノードへ出力する第３の反転増幅回路と、前記第２のノードへ出力される出力前記第２の反転増幅回路の出力信号を前記第１の利得倍した第３の出力信号を第２の出力端子へ出力し、前記第２のノードへ出力される前記第２の反転増幅回路の出力信号を前記第２の利得倍した第４の出力信号を前記第３のノードへ出力する第４の反転増幅回路と、前記第３のノードへ出力される前記第２の出力信号と前記第４の出力信号との加算信号を増幅して前記第１のノード及び前記第２のノードに帰還する第１及び第２の非反転増幅回路とを具備する演算増幅器を提供する。

本発明によれば、低電源電圧に向いた利得段が２段の平衡型構成の演算増幅器で、同相信号を十分に抑圧することができる。また、差動信号の各々の経路における内部ノードの数が１個であるため、周波数特性を改善することができる。

以下、図面を参照しながら本発明の実施の形態について詳細に説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態に従った平衡型構成の演算増幅器を示している。第１及び第２の入力端子ＩＮ１，ＩＮ２には差動入力信号、すなわち互いに差動関係にある第１及び第２の入力信号がそれぞれ入力される。第１の入力端子ＩＮ１からの第１の入力信号は第１の反転増幅回路Ａ１の＋入力端子に入力され、第２入力端子ＩＮ２からの第２の入力信号は、第２の反転増幅回路Ａ２の＋入力端子に入力される。

第１の反転増幅回路Ａ１の−出力端子は、第３の反転増幅回路Ａ３の＋入力端子に接続される。第２の反転増幅回路Ａ２の−出力端子は、第４の反転増幅回路Ａ４の＋入力端子に接続される。第３及び第４の反転増幅回路Ａ３，Ａ４は、それぞれ二つの−出力端子を有する。第３の反転増幅回路Ａ３の第１の−出力端子は、第１の出力端子ＯＵＴ１に接続され、第４の反転増幅回路Ａ４の第１の−出力端子は、第２の出力端子ＯＵＴ２に接続される。第３の反転増幅回路Ａ３の第２の−出力端子と、第４の反転増幅回路Ａ４の第２の−出力端子とは互いに接続される。

第３及び第４の反転増幅回路Ａ３，Ａ４の第２の−出力端子の共通接続ノードは、非反転増幅回路Ａ５，Ａ６の＋入力端子に接続される。非反転増幅回路Ａ５，Ａ６の＋出力端子は、第１及び第２の反転増幅回路Ａ１，Ａ２の−出力端子、すなわち第３及び第４の反転増幅回路Ａ３，Ａ４の＋入力端子にそれぞれ接続される。

ここで、反転増幅回路Ａ３，Ａ４は例えば図２に示すように反転増幅回路Ａａ１，Ａａ２により構成される。反転増幅回路Ａａ１，Ａａ２の＋入力端子は互いに接続される。反転増幅回路Ａａ１，Ａａ２の各々は、図３に示すようにＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタという）Ｐ１とＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタという）Ｎ１の直列回路によって構成される。すなわち、ＰＭＯＳトランジスタＰ１のソース端子は電源Ｖddに接続され、ゲート端子はバイアス源Ｖbiasに接続され、ドレイン端子はＮＭＯＳトランジスタＮ１のドレイン端子に接続されると共に、出力端子ＯＵＴ−に接続される。ＮＭＯＳトランジスタＮ１のソース端子はグラウンドに接続され、ゲート端子は入力端子ＩＮ＋に接続される。図３の回路は、入力端子と出力端子以外に内部ノードを持たない単純な構成である。すなわち、反転増幅回路Ａ３やＡ４は内部にノードを持たない。

次に、図１の演算増幅器の動作を説明する。第１及び第２の入力端子ＩＮ１，ＩＮ２から第１及び第２反転増幅回路Ａ１，Ａ２に演算増幅器の差動入力信号である第１及び第２の入力信号が入力されると、第１及び第２反転増幅回路Ａ１，Ａ２は、増幅した出力信号Ｖｏ１，Ｖｏ２をそれぞれ出力する。

第１の反転増幅回路Ａ１からの出力信号Ｖｏ１は、第３の反転増幅回路Ａ３の＋入力端子に入力される。第３の反転増幅回路Ａ３は、第１の−出力端子から第１の出力信号−αＶｏ１を出力すると共に、第２の−出力端子から第２の出力信号−βＶｏ１を出力する。同様に、第２の反転増幅回路Ａ２からの出力信号Ｖｏ２は、第４の反転増幅回路Ａ４の＋入力端子に入力される。第４の反転増幅回路Ａ４は、第１の−出力端子から第３の出力信号−αＶｏ２を出力すると共に、第２の−出力端子から第４の出力信号−βＶｏ２を出力する。

ここで、αは第１の利得、βは第２の利得であり、いずれも正の定数である。第１及び第３の出力信号−αＶｏ１，−αＶｏ２は、演算増幅器の差動出力信号であり、第１及び第２の出力端子ＯＵＴ１，ＯＵＴ２に出力される。
第３及び第４の反転増幅回路Ａ３，Ａ４の第２の−出力端子の共通接続ノードでは、第２の出力信号−βＶｏ１と第４の出力信号−βＶｏ１が加算される結果、逆相信号成分は相殺され、同相信号成分のみ出力されることにより、擬似同相出力信号Ｖｏｃが生成される。第３及び第４の反転増幅回路Ａ３，Ａ４の出力が電流信号の場合、各々の第２の−出力端子を接続するだけで第３の出力信号−βＶｏ１と第４の出力信号−βＶｏ１との加算が可能となる。非反転増幅回路Ａ５，Ａ６は、擬似同相出力信号Ｖｏｃを入力して第１及び第２の反転増幅回路Ａ１，Ａ２の出力、すなわち第３及び第４の反転増幅回路Ａ３，Ａ４の入力に帰還する。

図１の演算増幅器においては、擬似同相出力信号Ｖｏｃが反転増幅回路Ａ３，Ａ４の＋入力端子に帰還される。ここで、擬似同相出力信号Ｖｏｃの電圧が高くなると、非反転増幅回路Ａ５，Ａ６は出力電圧Ｖｏ１，Ｖｏ２を上げようとする。これに対して、反転増幅回路Ａ３，Ａ４は出力電圧を下げようとする結果、反転増幅回路Ａ３，Ａ４には負帰還がかかる。従って、出力端子ＯＵＴ１，ＯＵＴ２から出力される差動出力信号である出力信号−αＶｏ１，−αＶｏ２に含まれる同相信号成分は効果的に抑圧される。

また、本実施形態の演算増幅器は差動入力信号の二つの信号経路、すなわち＋信号が伝達される正相信号経路及び−信号が伝達される逆相信号経路の内部ノードがそれぞれ一つである。このため複数の内部ノードを有する構成に比較して、内部ノードにおける寄生容量による周波数特性の劣化が最小限に抑えられるので、動作の高速化を実現することができる。

次に、本実施形態の演算増幅器の作用についてさらに詳しく説明する。本実施形態の演算増幅器の差動利得、すなわち差動入力信号に対して持つ利得は、反転増幅回路Ａ１（Ａ２）とＡ３（Ａ４）の利得の積となる。ここでは、反転増幅回路Ａ１とＡ２及びＡ３とＡ４並びに非反転増幅回路Ａ５とＡ６は、それぞれ同じ特性を有するものとする。

図１の演算増幅器は、同相信号に対しては図４に示す等価回路で表すことができる。ここで、ｇｍ１は反転増幅回路Ａ１のトランスコンダクタンス、βｇｍ３は反転増幅回路Ａ３の＋入力端子から擬似同相出力信号Ｖｏｃの出力までのトランスコンダクタンス、ｇｍ５は非反転増幅回路Ａ５のトランスコンダクタンス、ｒｏ１は反転増幅回路Ａ１の出力抵抗、ｒｏ５は非反転増幅回路Ａ５の出力抵抗、ｒｏ３とｒｏ４は反転増幅回路Ａ３とＡ４の第２の−出力端子での出力抵抗を表す。入力信号Ｖｉｎから出力信号Ｖｏｃに対する伝達関数は、次式によって求められる。

ここで、ｒｏ１／／ｒｏ５はｒｏ１とｒｏ５の並列合成抵抗、ｒｏ３／／ｒｏ４はｒｏ１とｒｏ５の並列合成抵抗をそれぞれ表す。ｇｍ５（ｒｏ１／／ｒｏ５）≫１、ｇｍ１＝ｇｍ５とすると、式（１）から同相信号に対する演算増幅器の利得、すなわち同相利得は１となり、入力同相電圧はそのまま出力に現れる。通常、演算増幅器では差動信号に対する利得、すなわち差動利得が１より非常に大きくなるように設計されるから、本実施形態によると非常に大きなＣＭＲＲ（同相信号除去比）を得ることができる。

また、反転増幅回路Ａ３，Ａ４は内部ノードを持たないので、図１に示す演算増幅器の内部ノードは差動入力信号の二つの信号経路でそれぞれ１個であり、これによって良好な周波数特性を維持できる。
（第１の実施形態の変形例）
図５は、図１に示した演算増幅器を変形した例を示している。図５の演算増幅器では、図１の演算増幅器に対して第５〜第８の反転増幅回路Ａ７〜Ａ１０が追加されている。すなわち、第１及び第２反転増幅回路Ａ１，Ａ２の出力端子と第３及び第４の反転増幅回路Ａ３，Ａ４の入力端子端子との間に反転増幅回路Ａ７，Ａ８がそれぞれ接続され、第１及び第２反転増幅回路Ａ１，Ａ２の出力端子間に反転増幅回路Ａ９，Ａ１０が逆並列に接続されている。

図５の演算増幅器によると、入力端子ＩＮ１，ＩＮ２からの差動入力信号の差動信号成分に対しては、反転増幅回路Ａ１，Ａ２の出力電圧はＶｏ１＝−Ｖｏ２の関係となる。従って、反転増幅回路Ａ９から出力される信号成分は、反転増幅回路Ａ８から出力される信号成分により相殺される。同様に、反転増幅回路Ａ１０から出力される信号成分は、反転増幅回路Ａ７から出力される信号成分により相殺される。すなわち、図６（ａ）（ｂ）に示すように反転増幅回路Ａ７〜Ａ１０は差動入力信号に対しては何も寄与しない。

一方、入力端子ＩＮ１，ＩＮ２からの差動入力信号の同相信号成分に対しては、反転増幅回路Ａ１，Ａ２の出力電圧はＶｏ１＝Ｖｏ２の関係となる。この場合、反転増幅回路Ａ９から出力される信号成分は、反転増幅回路Ａ８から出力される信号成分と加算される。同様に、反転増幅回路Ａ１０から出力される信号成分は、反転増幅回路Ａ７から出力される信号成分と加算される。

この結果、反転増幅回路Ａ７〜Ａ１０は同相信号成分に対しては、図７（ａ）（ｂ）に示すような回路となる。すなわち、反転増幅回路Ａ１とＡ２の出力における抵抗成分は反転増幅回路Ａ７から反転増幅回路Ａ１０のトランスコンダクタンスの逆数に比例した値を取るため、非常に小さくなる。故に、差動入力信号の二つの信号経路において内部ノードを増加させることなく、反転増幅回路Ａ１とＡ２の出力における同相利得を低減させ、演算増幅器全体の同相利得を小さくすることができる。

（第２の実施形態）
図８は、本発明の第２の実施形態に従った平衡型構成の演算増幅器を示す。図８の演算増幅器は、図１に示した演算増幅器に対して第３の入力端子ＩＮ３と第３及び第４の非反転増幅回路Ａ１１，Ａ１２が追加されている。第３の入力端子ＩＮ３には、第１及び第２の入力端子ＩＮ１，ＩＮ２に入力される第１及び第２の入力信号の同相成分に対応する同相入力信号Ｖｉｃが入力される。同相入力信号Ｖｉｃは、多入力多出力の増幅器を用いて生成することができる。第３の入力端子ＩＮ３には、非反転増幅回路Ａ１１，Ａ１２の＋入力端子が接続される。非反転増幅回路Ａ１１，Ａ１２の＋出力端子は、第１及び第２の反転増幅回路Ａ１，Ａ２の−出力端子にそれぞれ接続される。

図８の演算増幅器において、第１及び第２の反転増幅回路Ａ１，Ａ２は、第１の実施形態と同様に、演算増幅器の差動入力信号である第１及び第２の入力端子ＩＮ１，ＩＮ２からの第１及び第２の入力信号をそれぞれ反転増幅して出力する。一方、新たに追加された第３及び第４の非反転増幅回路Ａ１１，Ａ１２は、第３の入力端子ＩＮ３からの同相入力信号Ｖｉｃを増幅して出力する。

第３の反転増幅回路Ａ３は、＋入力端子に第１の反転増幅回路Ａ１の出力信号と、第３の非反転増幅回路Ａ１１の出力信号である、擬似同相入力信号Ｖｉｃに比例した信号との加算信号Ｖｏ１が入力されることによって、第１の−出力端子から第１の出力信号−αＶｏ１を出力すると共に、第２の−出力端子から第２の出力信号−βＶｏ１を出力する。

同様に、第４の反転増幅回路Ａ４は、＋入力端子に第２の反転増幅回路Ａ２の出力信号と、第４の非反転増幅回路Ａ１２の出力信号である、擬似同相入力信号Ｖｉｃに比例した信号との加算信号Ｖｏ２が入力されることにより、第１の−出力端子から第３の出力信号−αＶｏ２を出力すると共に、第２の−出力端子から第４の出力信号−βＶｏ２を出力する。

ここで、αは第１の利得、βは第２の利得であり、いずれも正の定数である。第１及び第３の出力信号−αＶｏ１，−αＶｏ２は、演算増幅器の差動出力信号であり、第１及び第２の出力端子ＯＵＴ１，ＯＵＴ２に出力される。
本実施形態においても、第１の実施形態と同様に差動利得は反転増幅回路Ａ１（Ａ２）とＡ３（Ａ４）の利得の積となる。一方、反転増幅回路Ａ１及びＡ２の出力信号と非反転増幅回路Ａ６及びＡ７の出力信号とがそれぞれ加算されることにより、同相信号が相殺されるため、同相信号利得は原理的に０となる。従って、内部ノードを増やすことなく同相利得を低減することができる。

（第２の実施形態の変形例）
図９は、図８の演算増幅器に図５で説明した、同相信号に対して反転増幅回路Ａ１とＡ２の利得を低減させるための反転増幅回路Ａ７〜Ａ１０を追加した演算増幅器を示している。このような構成により、図５の演算増幅器と同様にさらなる同相利得の低減を内部ノードの数を増やすことなく実現できる。

（第３の実施形態）
図１０は、本発明の第３の実施形態に従った平衡型構成の演算増幅器を示している。図１０の演算増幅器では、図１に示した演算増幅器に対して第５の非反転増幅回路Ａ１３が追加されている。非反転増幅回路Ａ１３は二つの入力端子と二つの出力端子を有し、二つの入力端子は第１及び第２の入力端子ＩＮ１，ＩＮ２にそれぞれ接続され、二つの出力端子は第１及び第２の反転増幅回路Ａ１，Ａ２の出力端子、すなわち第３及び第４の反転増幅回路Ａ３，Ａ４の入力端子に接続される。図１０に示す演算増幅器は、図８に示した演算増幅器のように同相入力信号が外部から与えられず、非反転増幅回路Ａ１３によって第１及び第２の入力信号ＩＮ１，ＩＮ２から同相入力信号を生成する例を示している。

図１０の演算増幅器おいて、第１及び第２の反転増幅回路Ａ１，Ａ２は、第１の実施形態と同様に演算増幅器の差動入力信号である第１及び第２の入力端子ＩＮ１，ＩＮ２からの第１及び第２の入力信号をそれぞれ反転増幅して出力する。一方、新たに追加された第５の非反転増幅回路Ａ１３は、入力端子ＩＮ１，ＩＮ２からの第１及び第２の入力信号の和に比例した信号（以下、簡単に和信号という）を出力する。和信号は第１及び第２の反転増幅回路Ａ１，Ａ２の出力信号にそれぞれ加算され、これにより得られる加算信号Ｖｏ１，Ｖｏ２は第３及び第４反転増幅回路Ａ３，Ａ４にそれぞれ入力される。

第３の反転増幅回路Ａ３は、＋入力端子に第１の反転増幅回路Ａ１の出力信号と、第５の非反転増幅回路Ａ１３の出力信号との加算信号Ｖｏ１が入力されることによって、第１の−出力端子から第１の出力信号−αＶｏ１を出力すると共に、第２の−出力端子から第２の出力信号−βＶｏ１を出力する。

同様に、第４の反転増幅回路Ａ４は、＋入力端子に第２の反転増幅回路Ａ２の出力信号と、第５の非反転増幅回路Ａ１３の出力信号との加算信号Ｖｏ２が入力されることによって、第１の−出力端子から第３の出力信号−αＶｏ２を出力すると共に、第２の−出力端子から第４の出力信号−βＶｏ２を出力する。

ここで、αは第１の利得、βは第２の利得であり、いずれも正の定数である。第１及び第３の出力信号−αＶｏ１，−αＶｏ２は、演算増幅器の差動出力信号であり、第１及び第２の出力端子ＯＵＴ１，ＯＵＴ２に出力される。
非反転増幅回路Ａ１３は多入力・多出力の増幅回路、例えば図１１に示すように反転増幅回路Ａｂ１〜Ａｂ５によって構成される。すなわち、反転増幅回路Ａｂ１，Ａｂ２の出力端子が互いに接続され、反転増幅回路Ａｂ３の入力端子に接続される。反転増幅回路Ａｂ３の入出力端子は互いに接続され、増幅器Ａｂ４，Ａｂ５の入力端子に接続される。この構成により、反転増幅回路Ａｂ１，Ａｂ２からの同相信号が互いに加算され、反転増幅回路Ａｂ３を介して反転増幅回路Ａｂ３，Ａｂ５に入力される。反転増幅回路Ａｂ３，Ａｂ５からは、入力信号ＩＮ１，ＩＮ２の和に比例する信号が出力される。

（第３の実施形態の変形例）
図１２は、図１０の演算増幅器に図５で説明した反転増幅回路Ａ７〜Ａ１０を追加することによって、同相利得のさらなる低減を図った例を示している。
図１３は、図１２に示す演算増幅器をＭＯＳトランジスタによって実現した第１の回路図を示している。ＮＭＯＳトランジスタＭＮ１は反転増幅回路Ａ１に対応し、トランジスタＭＮ２は反転増幅回路Ａ２に対応する。トランジスタＭＮ１３_１，ＭＮ１３_２及びＰＭＯＳトランジスタＭＰ１３_１，ＭＰ１３_２，ＭＰ５_２，ＭＰ６は、非反転増幅回路Ａ１３を構成している。ここで、トランジスタＭＰ５_２，ＭＰ１３_１，ＭＰ１３_２は非反転増幅回路Ａ５と共用され、トランジスタＭＰ６，ＭＰ１３_１，ＭＰ１３_２は非反転増幅回路Ａ６と共用されている。ＮＭＯＳトランジスタＭＮ７〜ＭＮ１０及びＰＭＯＳＭＰ７〜ＭＰ１０は、反転増幅回路Ａ７〜Ａ１０に各々対応する。

ＮＭＯＳトランジスタＭＮ５及びＰＭＯＳトランジスタＭＰ５_１，ＭＰ５_２，ＭＰ１３_１，ＭＰ１３_２は非反転増幅回路Ａ５を構成し、ＮＭＯＳトランジスタＭＮ５及びＰＭＯＳトランジスタＭＰ５_１，ＭＰ６，ＭＰ１３_１，ＭＰ１３_２は非反転増幅回路Ａ６を構成する。ＮＭＯＳトランジスタＭＮ３_１，ＭＮ３_２とＰＭＯＳトランジスタＭＰ３_１，ＭＰ３_２は反転増幅回路Ａ３を構成し、ＮＭＯＳトランジスタＭＮ４_１，ＭＮ４_２とＰＭＯＳトランジスタＭＰ４_１，ＭＰ４_２反転増幅回路Ａ４を構成する。

図１３に示したトランジスタ回路から明らかなように、本実施形態の演算増幅器はトランジスタの縦積みを避けた構成で実現できるため、低電源電圧化に適している。
また、これまで説明したように、差動入力信号の二つの信号経路、すなわち入力端子ＩＮ１から出力端子ＯＵＴ１までの経路及び入力端子ＩＮ２から出力端子ＯＵＴ２までの経路においてそれぞれ内部ノードの数を１個で実現でき、これにより差動信号に対する周波数特性を改善できる。

図１４は、図１２に示す演算増幅器をＭＯＳトランジスタによって実現した別の回路例を示している。この例では、反転増幅回路Ａ1，Ａ２，Ａ７，Ａ８，Ａ９，Ａ１０及び非反転増幅回路Ａ５，Ａ６，Ａ１３はカスコード構成をとっている。増幅回路Ａ１，Ａ２をカスコード構成にしたことにより差動利得が大きくなり，増幅回路Ａ５，Ａ６，Ａ７，Ａ８，Ａ９，Ａ１０をカスコード構成にしたことにより、同相信号抑圧効果を高めることができる。

さらに、図１４の回路ではトランジスタＭＮ１４_１，ＭＮ１４_１Ｃ，ＭＰ１４_１，ＭＮ１４_２，ＭＮ１４_２Ｃ，ＭＰ１４_２からなる利得増強用の増幅器が付加されており、反転増幅回路Ａ１を構成するカスコードトランジスタＭＰ５_２Ｃ及び反転増幅回路Ａ２を構成するカスコードトランジスタＭＰ６Ｃの利得を高めることで反転増幅回路Ａ１，Ａ２の利得を増強している。また、利得増強用の増幅器を構成する電流源トランジスタＭＮ１４_１及びＭＮ１４_２のゲート端子を擬似同相出力信号Ｖｏｃに接続することで、利得増強用の増幅器の出力同相電圧を安定化させている。このように２段構成の演算増幅器では、２段目の出力振幅に比べ１段目の出力振幅は１／（２段目の利得）となるから、１段目の増幅段にカスコード構成を用いても問題なく、容易に演算増幅器の性能を高めることができる。

図１５及び図１６は、本発明の実施形態に従う演算増幅器を用いたサンプルホールド回路を示している。このサンプルホールド回路では、サンプリング状態すなわち書き込み時には、図１５に示されるようにスイッチＳＷ１〜ＳＷ６はオン状態、スイッチＳＷ７〜ＳＷ１０はオフ状態されることにより、入力端子ＩＮ１，ＩＮ２からの入力信号に対応した電荷がキャパシタＣ１，Ｃ２に蓄積される。

一方、ホールド状態すなわち読み出し時には、図１６に示されるようにスイッチＳＷ１〜ＳＷ６がオフ状態、スイッチＳＷ７〜ＳＷ１０がオン状態とされることにより、キャパシタＣ１，Ｃ２の蓄積電荷が読み出され、演算増幅器ＯＰＡに信号が入力される。

このサンプルホールド回路では、スイッチはＭＯＳトランジスタによって構成される。ＭＯＳトランジスタはオン・オフするときにチャンネル形成がある。このチャンネル形成時、電荷成分は同相で入ってくる。そのため、チャンネル部分で電圧が上昇し、この電圧上昇を抑えないと飽和状態となってしまう。本実施形態によると、同相成分が演算増幅器ＯＰＡにおいて相殺されるので同相利得が低減し、サンプルホールド回路の低電源電圧化が実現できる。

図１７は、本発明の実施形態に従う演算増幅器を用いたフィルタを示している。フィルタは積分器で構成され、この積分器は図１８に示されるように増幅器Ａｍｐ１と抵抗Ｒ１〜Ｒ４及びキャパシタＣ１，Ｃ２により構成される。増幅器Ａｍｐ１に本発明の実施形態に従う演算増幅器が用いられる。図１７に示すフィルタは、演算増幅器Ｉｎｔ１〜Ｉｎｔ５を有する。ここで初段の演算増幅器Ｉｎｔ１には、図１または図１０に示されるような同相入力信号を内部で生成する演算増幅器を使用する。一方、後段の演算増幅器Ｉｎｔ２〜Ｉｎｔ５は、前段の演算増幅器の出力信号に含まれる同相成分を利用することができるので、図８または図９に示される演算増幅器を使用する。

以上の実施形態では、トランジスタとして全て電界効果トランジスタ（特にＭＯＳトランジスタ）を用いた例について説明したが、バイポーラトランジスタを用いることも可能である。バイポーラトランジスタを用いる場合、電界効果トランジスタのゲート端子、ドレイン端子及びソース端子をそれぞれバイポーラトランジスタのベース端子、コレクタ端子及びエミッタ端子に置き換えて考えればよい。

なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。

本発明の第１の実施形態に従う演算増幅器の回路図 図１中に示す１入力２出力の反転増幅回路の回路図 反転増幅回路の一例を示す回路図 図１に示す演算増幅器の同相信号成分に対する等価回路図 第１の実施形態の変形例に従う演算増幅器の回路図 図５の演算増幅器の同相信号成分に対する動作を説明する図 図５の演算増幅器の差動信号成分に対する動作を説明する図 第２の実施形態に従う演算増幅器の回路図 第２の実施形態の変形例に従う演算増幅器の回路図 第３の実施形態に従う演算増幅器の回路図 図１０中に示す２入力２出力の非反転増幅回路の回路図 第３の実施形態の変形例に従う演算増幅器の回路図 図１２の演算増幅器の具体的な回路図 図１２の演算増幅器にカスコード構成を適用した具体的な回路図 本発明の実施形態に従う演算増幅器を用いたサンプルホールド回路のサンプリング状態を示す回路図 同サンプルホールド回路のホールド状態を示す回路図 積分器を用いたフィルタを示す回路図 積分器の具体回路図

符号の説明

ＩＮ１，ＩＮ２，ＩＮ３：入力端子、ＯＵＴ１，ＯＵＴ２：出力端子、Ｉｎｔ：積分器、Ａ１〜Ａ４，Ａ７〜Ａ１０：反転増幅回路、Ａ５，Ａ６，Ａ１１，Ａ１２，Ａ１３：非反転増幅回路、Ｎ１：ＭＮＯＳトランジスタ、Ｐ１：ＰＭＯＳトランジスタ、ＳＷ〜：スイッチ、Ｖｄｄ：第１の電源電位点、Ｖｓｓ：第２の電源電位点、Ｃ１，Ｃ２：容量、Ｒ１〜Ｒ４：抵抗。

Claims (7)

1. 互いに差動関係にある第１及び第２の入力信号をそれぞれ入力する第１及び第２の入力端子と；
   前記第１の入力信号を増幅して第１のノードへ出力する第１の反転増幅回路と；
   前記第２の入力信号を増幅して第２のノードへ出力する第２の反転増幅回路と；
   前記第１のノードへ出力される前記第１の反転増幅回路の出力信号を第１の利得倍した第１の出力信号を第１の出力端子へ出力し、前記第１のノードへ出力される前記第１の反転増幅回路の出力信号を第２の利得倍した第２の出力信号を第３のノードへ出力する第３の反転増幅回路と；
   前記第２のノードへ出力される前記第２の反転増幅回路の出力信号を前記第１の利得倍した第３の出力信号を第２の出力端子へ出力し、前記第２のノードへ出力される前記第２の反転増幅回路の出力信号を前記第２の利得倍した第４の出力信号を前記第３のノードへ出力する第４の反転増幅回路と；
   前記第３のノードへ出力される前記第２の出力信号と前記第４の出力信号との加算信号を増幅して前記第１のノード及び前記第２のノードに帰還する第１及び第２の非反転増幅回路と
   を具備する演算増幅器。
2. 前記第１の反転増幅回路の出力信号を増幅して前記第３の反転増幅回路の入力に供給する第５の反転増幅回路と；
   前記第２の反転増幅回路の出力信号を増幅して前記第４の反転増幅回路の入力に供給する第６の反転増幅回路と；
   前記第１の反転増幅回路の出力信号を増幅して前記第４の反転増幅回路の入力に供給する第７の反転増幅回路と；
   前記第２の反転増幅回路の出力信号を増幅して前記第３の反転増幅回路の入力に供給する第８の反転増幅回路と
   をさらに具備する請求項１に記載の演算増幅器。
3. 前記第１及び第２の入力信号の同相成分に対応する同相入力信号を入力する第３の入力端子と；
   前記同相入力信号を増幅して前記第３の反転増幅回路の入力に供給する第３の非反転増幅回路と；
   前記同相入力信号を増幅して前記第４の反転増幅回路の入力に供給する第４の非反転増幅回路と
   をさらに具備する請求項１または２に記載の演算増幅器。
4. 前記第１及び第２の入力信号を受け、前記第１及び第２の入力信号の和に比例した信号を前記第３及び第４の反転増幅回路の入力に供給する第５の非反転増幅回路をさらに具備する請求項１または２に記載の演算増幅器。
5. 前記第１及び第２の反転増幅回路は、カスコード構成である請求項１乃至４のいずれか１項に記載の演算増幅器。
6. 請求項１乃至５のいずれか１項に記載の演算増幅器を用いたサンプルホールド回路。
7. 請求項１乃至５のいずれか１項に記載の演算増幅器を用いたフィルタ回路。

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