JP4667781B2 - 電流源回路及び差動増幅器 - Google Patents

Description

本発明は、電流源回路及び差動増幅器に関し、特に出力抵抗を増大させた電流源回路及びその電流源回路を用いた差動増幅器に関するものである。

半導体集積回路において、出力抵抗（＝ｒ_ds）が大きいことは理想的な電流源の条件である。しかし、近年の微細化プロセスによりＭＯＳトランジスタのチャネル長は短くなっている。そのため、ＭＯＳトランジスタで構成された電流源の出力抵抗は、ショートチャネル効果により小さくなるという問題がある。

また、このような電流源を用いて差動増幅器を構成すると、差動信号を出力する差動出力端子から見た差動増幅器の出力抵抗は小さくなる。そして差動増幅器の利得は、差動出力端子から見た差動増幅器の出力抵抗に比例する。そのため、差動増幅器の出力抵抗が小さくなると差動増幅器の利得は小さくなる。
そこで、非特許文献１にはカスコード接続を用いて差動増幅器の利得を大きくする発明が開示されている。

Behzad Razavi「Design of Analog CMOS Integrated Circuits 」McGraw-Hill Series in Electrical and Computer Engineering,p296-299:図9.6(b),9.8(b).

しかし、カスコード接続の差動増幅器を用いても、ショートチャネル効果による出力抵抗の減少は防ぐことができない。そのため、差動増幅器の利得を大きくすることが難しいという問題があった。

そこで、本発明の目的はショートチャネル効果により、ＭＯＳトランジスタの出力抵抗が小さくなっても、出力抵抗の大きな電流源を容易に実現する回路構成を提供することである。

本発明の別の目的は、ショートチャネル効果により電流源の出力抵抗が小さくなっても、利得の大きな差動増幅器を実現する回路構成を提供することである。

請求項１に係る電流源回路は、出力端子と、前記出力端子に接続され、内部抵抗を有する電流源と、前記電流源に並列接続され、負性抵抗を発生する負性抵抗発生ブロックと、を備えることを特徴とする。

請求項４に係る差動増幅器は、差動入力端子と、差動信号を出力する差動出力端子と、を備える差動増幅器であって、前記差動出力端子に接続され、負性抵抗を発生する負性抵抗発生ブロックを備えることを特徴とする。

請求項１に係る電流源回路は、内部抵抗を有する電流源に並列接続され、負性抵抗を発生する負性抵抗発生ブロックを備えている。そのため出力端子から見た電流源回路の出力抵抗は、並列接続された電流源の内部抵抗と負性抵抗の合成抵抗によって与えられる。電流源の内部抵抗がショートチャネル効果によって小さくなっても、内部抵抗と負性抵抗の大きさを略等しくすることにより、電流源回路の出力抵抗を大きくすることができる。

請求項４に係る差動増幅器は、差動出力端子に接続され、負性抵抗を発生する負性抵抗発生ブロックを備えている。そのため差動出力端子から見た出力抵抗は、並列接続された差動増幅器の出力抵抗と負性抵抗の合成抵抗によって与えられる。差動増幅器の利得は差動出力端子から見た出力抵抗に比例するので、差動増幅器の出力抵抗と負性抵抗の大きさを略等しくすることにより利得を大きくすることができる。

＜実施の形態１＞
図１は、本実施の形態に係る電流源回路の構成を示す回路図である。電流源回路１４は、並列接続された電流源ブロック（電流源）１１と負性抵抗発生ブロック１２から構成されている。

負性抵抗発生ブロック１２は、以下に説明する構成を備えている。出力端子Ｏ１に電圧利得が−１の増幅器Ａ１（反転増幅器）の入力が接続されている。増幅器Ａ１の出力がＭＯＳトランジスタ（電圧制御電流源）Ｍ１の電圧制御端子ＭＧ１に接続されている。ＭＯＳトランジスタＭ１の端子ＭＤ１（電流入力端子）が出力端子Ｏ１に接続されている。そしてＭＯＳトランジスタＭ１の端子ＭＳ１（電流出力端子）が抵抗Ｒｎｅ１（内部抵抗）の一端に点ａにおいて接続されている。抵抗Ｒｎｅ１の他端は、接地されている。また、抵抗Ｒｎｅ１に並列に定電流源Ｉ２１が接続されている。ここで、抵抗Ｒｎｅ１と定電流源Ｉ２１で第２電流源を構成している。

電流源ブロック１１は、抵抗Ｒｃｕ（内部抵抗）及び定電流源Ｉ１１で構成されている。抵抗Ｒｃｕの一端は、ＭＯＳトランジスタＭ１の端子ＭＤ１に接続され、他端は接地されている。そして抵抗Ｒｃｕに並列に定電流源Ｉ１１が接続されている。

次に、このように構成された電流源回路１４の動作について図２を用いて説明する。図２は、本実施の形態に係る電流源回路の小信号等価回路を示す回路図である。出力端子Ｏ１が増幅器Ａ１の入力に接続されている。増幅器Ａ１の出力がＭＯＳトランジスタＭ１のゲートＭＧ１に接続されている。

ＭＯＳトランジスタＭ１のソース端子ＭＳ１は、抵抗Ｒｎｅ１の一端に接続されている。抵抗Ｒｎｅ１の他端は接地されている。またＭＯＳトランジスタＭ１の端子ＭＤ１は出力端子Ｏ１及び抵抗Ｒｃｕの一端に接続されている。抵抗Ｒｃｕの他端は接地されている。ここで、ＭＯＳトランジスタＭ１は、電圧制御電流源２１と電圧制御電流源２１に並列接続された抵抗Ｒとにより構成された等価回路で表されている。そして電流源ブロック１１の出力抵抗Ｒｃｕの一端が出力端子Ｏ１及びＭＯＳトランジスタＭ１のドレイン端子ＭＤ１に接続されている。出力抵抗Ｒｃｕの他端は接地されている。

まず負性抵抗発生ブロック１２の動作について説明する。出力端子Ｏ１に微小信号として電圧Ｖｏｕｔ１（出力信号）が印加された結果、負性抵抗発生ブロック１２に電流ＩＦが流れるとすると、負性抵抗発生ブロック１２の出力抵抗Ｒｏｕｔ１は、
Rout1 = Vout1/IF … (1)
で与えられる。
また、電圧Ｖｏｕｔ１を印加したときに流れる電流ＩＦは、そのまま抵抗Ｒｎｅ１を流れるので、点ａにおける電圧をＶａとすると
IF=Va/Rne1 … (2)
で与えられる。

そして、電圧Ｖｏｕｔ１が入力されると、増幅器Ａ１は反転出力信号として−Ｖｏｕｔ１の電圧を出力する。その結果、電圧制御電流源２１には、
ID=gm・(-Vout1-Va)…(3)
で与えられる電流ＩＤが流れる。ここでｇｍは、電圧制御電流源２１の相互コンダクタンスを表している。

内部抵抗Ｒには、（ＩＦ−ＩＤ）で与えられる電流が流れるので、点ａにおける電圧Ｖａを求めると、
Va=Vout1-R・(IF-ID)…(4)
となる。

式（４）の電流ＩＦと電流ＩＤに式（２），（３）を代入して電圧Ｖａについて整理すると、
Va=(Rne1・(1-gm・R)/(R+(1+gm・R)・Rne1))・Vout1
となる。

さらに、ｇｍ・Ｒ，ｇｍ・Ｒｎｅ１＞＞１の近似をつかうと電圧Ｖａは、
Va=(-gm・Rne1)/(1+gm・Rne1)・Vout1
となる。

そしてさらに、ｇｍ・Ｒｎｅ１＞＞１の近似を使うと、
Va≒−Vout1…(5)
と表される。

最終的に、負性抵抗発生ブロック１２の出力抵抗Ｒｏｕｔ１は、式（１）、（２）、（５）を用いると、
Rout1=Vout1/IF≒Vout1/(-Vout1/Rne1)=-Rne1
となる。

以上から負性抵抗発生ブロック１２の出力抵抗は−Ｒｎｅ１となり、等価的に負性抵抗−Ｒｎｅ１を発生する回路となっている。負性抵抗発生ブロック１２は、電流源ブロック１１の出力抵抗Ｒｃｕに並列に接続されている。その結果、負性抵抗発生ブロック１２の出力抵抗Ｒｏｕｔ１と電流源ブロック１１の出力抵抗Ｒｃｕの合成抵抗から得られる電流源回路１４の出力抵抗Ｒｏｕｔは、
Rout = Rcu//-Rne1=Rcu・Rne1/(Rne1-Rcu)…(6)
によって与えられる。

ここで、Ｒｃｕ／／−Ｒｎｅ１は、並列接続された抵抗Ｒｃｕと抵抗−Ｒｎｅ１の合成抵抗を表している。式（６）から、抵抗Ｒｎｅ１を出力抵抗Ｒｃｕに略等しくすることにより、電流源回路１４の出力抵抗Ｒｏｕｔを大きくすることができる。

以上のような構成を備えているので、ショートチャネル効果によって抵抗Ｒｎｅ１及び抵抗Ｒｃｕが低くなっても、抵抗Ｒｎｅ１を抵抗Ｒｃｕの大きさを略等しくすることにより、電流源回路１４の出力抵抗Ｒｏｕｔを大きくすることができる。

＜実施の形態２＞
図３は、本実施の形態に係る差動増幅器の構成を示す回路図である。本実施の形態に係る差動増幅器は実施の形態１の電流源回路１４を用いて構成している。また、図３において、点線で示した抵抗は、負荷Ｒ１，Ｒ２の出力抵抗Ｒｌ１，Ｒｌ２、及び電圧制御電流源Ｔ１，Ｔ２の出力抵抗Ｒｉｎ１，Ｒｉｎ２を表している。

電源電圧ＶＤＤに負荷Ｒ１の一端が接続されている。負荷Ｒ１の他端が出力端子（差動出力端子）Ｏ１に接続されている。出力端子Ｏ１に電圧制御電流源Ｔ１の端子Ｄ１が接続されている。そして電圧制御電流源Ｔ１の端子Ｓ１は定電流源Ｉｔの一端に接続されている。定電流源Ｉｔの他端は接地されている。また電圧制御電流源Ｔ１の電圧制御端子（差動入力端子）Ｇ１は電圧源Ｖｉｎ１の一端に接続され、入力電圧Ｖｉｎ１（差動入力信号）が印加されている。また電圧源Ｖｉｎ１の他端は接地されている。ここで、電圧制御電流源Ｔ１は図１の電流源ブロック１１に対応している。

出力端子Ｏ１には、ＭＯＳトランジスタＭ１の端子ＭＤ１が接続されている。ＭＯＳトランジスタＭ１の端子ＭＳ１は抵抗Ｒｎｅ１の一端に接続されている。抵抗Ｒｎｅ１の他端は接地されている。そして抵抗Ｒｎｅ１に並列に定電流源Ｉ２１が接続されている。

ＭＯＳトランジスタＭ１のゲート端子ＭＧ１は出力端子（第２差動出力端子）Ｏ２に接続されている。出力端子Ｏ２にはＭＯＳトランジスタＭ２の端子ＭＤ２が接続されている。ＭＯＳトランジスタＭ２の端子ＭＳ２は定電流源Ｉ２２の一端に接続されている。定電流源Ｉ２２の他端は接地されている。定電流源Ｉ２２に並列に抵抗Ｒｎｅ２が接続されている。

出力端子Ｏ２には、負荷Ｒ２の一端が接続されている。負荷Ｒ２の他端は電源電圧ＶＤＤに接続されている。また、出力端子Ｏ２には、電圧制御電流源Ｔ２の端子Ｄ２が接続されている。電圧制御電流源Ｔ２の端子Ｓ２は定電流源Ｉｔの一端に接続されている。そして電圧制御電流源Ｔ２の電圧制御端子Ｇ２には、電圧源Ｖｉｎ２の一端が接続されている。電圧源Ｖｉｎ２の他端は接地されている。ここで、電圧源Ｖｉｎ１，Ｖｉｎ２は、差動入力信号を発生する電圧源となっている。

次に以上のように構成された差動増幅器の動作について説明する。差動増幅器は、左半分と右半分の回路構成が同一である。そのため、電圧源Ｖｉｎ２からＶｉｎ１と大きさ等しく符号が逆の信号が入力されると、出力端子Ｏ２から出力される出力電圧Ｖｏｕｔ２（反転差動出力信号）は、出力電圧Ｖｏｕｔ１と大きさが等しく符号が逆の電圧が出力されることになる。

ＭＯＳトランジスタＭ１の電圧制御端子ＭＧ１に、出力電圧Ｖｏｕｔ２（＝−Ｖｏｕｔ１）が印加されることになり、これは増幅器Ａ１（図１）から出力される信号と同一である。そのため、ＭＯＳトランジスタＭ１、抵抗Ｒｎｅ１及び定電流Ｉ２１は、実施の形態１（図１）において説明した負性抵抗発生ブロック１２を構成することになる。

図４は、本実施の形態に係る差動増幅器のうち左半分の回路構成についての小信号等価回路を示している。電圧制御電流源Ｔ１の出力抵抗Ｒｉｎ１に並列に抵抗Ｒｌ１及び抵抗−Ｒｎｅ１が接続されている。抵抗Ｒｉｎ１の一端は接地されており、他端は出力端子Ｏ１に接続されている。

ここで、図３では負荷Ｒ１の一端は、電源電圧ＶＤＤに接続されているが、小信号等価回路では接地しているのと同等である。そのため図４では、負荷Ｒ１の出力抵抗Ｒｌ１は、電圧制御電流源Ｔ１の出力抵抗Ｒｉｎ１に並列接続されて表されている。また、負性抵抗発生ブロック１２は、並列接続された負性抵抗−Ｒｎｅ１で表されている。

図４を用いて入力電圧Ｖｉｎ１が入力されたときの出力電圧Ｖｏｕｔ１（差動出力信号）を求めると
Vout1=-gm1・Vin1・(Rin1//Rl1//-Rne１)
となる。ここで、ｇｍ１は電圧制御電流源Ｔ１の相互コンダクタンスである。

最終的に差動増幅器の利得Ａ２は、
A2=Vout1/Vin1=-gm1・(Rin1//Rl1//-Rne1)
で与えられる。なお、右半分の構成については符号が変わるだけで同様の結果を与えるので説明は省略した。

従来の差動増幅器の利得Ａ０は、Ａ０＝−ｇｍ１・（Ｒｉｎ１／／Ｒｌ１）（以下、出力抵抗Ｒｉｎ１とＲｌ１の合成抵抗Ｒｉｎ１／／Ｒｌ１を従来の増幅器の出力抵抗と称する）で与えられる。そのため、電圧制御電流源Ｔ１の出力抵抗Ｒｉｎ１が小さくなると利得Ａ０も小さくなる。

本実施の形態では、電圧制御電流源Ｔ１に負性抵抗発生ブロック１２が並列に接続された電流源回路１４を用いている。その結果、利得Ａ２は、Ａ２＝−ｇｍ１・（Ｒｉｎ１／／Ｒｌ１／／−Ｒｎｅ１）で与えられる。

電圧制御電流源Ｔ１の出力抵抗Ｒｉｎ１の大きさが小さくなった場合であっても、従来の差動増幅器の出力抵抗Ｒｉｎ１／／Ｒｌ１と負性抵抗の大きさＲｎｅ１を略等しくすることで、大きな利得Ａ２を得ることができる。

＜実施の形態３＞
図５は、本実施の形態に係る差動増幅器の構成を示す回路図である。本実施の形態は、実施の形態２に示した差動増幅器をＭＯＳトランジスタを用いて具体的に構成したものである。

電源電圧ＶＤＤにＰＭＯＳトランジスタＭｐ１のソースが接続されている。そしてＰＭＯＳトランジスタＭｐ１の基板端子は電源電圧ＶＤＤに接続されている。またＰＭＯＳトランジスタＭｐ１のドレインは出力端子Ｏ１に接続されている。出力端子Ｏ１にＮＭＯＳトランジスタＭｎ１のドレインが接続されている。ＮＭＯＳトランジスタＭｎ１のソースは定電流源Ｉｔの一端に接続されている。またＮＭＯＳトランジスタＭｎ１の基板端子はソースに接続されている。

定電流源Ｉｔの他端は接地されている。またＮＭＯＳトランジスタＭｎ１のゲートは電圧源Ｖｉｎ１の一端に接続されている。また電圧源Ｖｉｎ１の他端は接地されている。

出力端子Ｏ１には、ＮＭＯＳトランジスタＭｎ３のドレインが接続されている。ＮＭＯＳトランジスタＭｎ３のソース及び基板端子は、ＮＭＯＳトランジスタＭｎ５のドレインに接続されている。ＮＭＯＳトランジスタＭｎ５のソースは接地されている。ＮＭＯＳトランジスタＭｎ５のゲートには電圧Ｖｂ１が印加されている。

ＮＭＯＳトランジスタＭｎ３のゲートは出力端子Ｏ２に接続されている。出力端子Ｏ２にはＮＭＯＳトランジスタＭｎ４のドレインが接続されている。ＮＭＯＳトランジスタＭｎ４のソース及び基板端子は、ＮＭＯＳトランジスタＭｎ６のドレインに接続されている。そしてＮＭＯＳトランジスタＭｎ６のソースは接地されている。ＮＭＯＳトランジスタＭｎ６のゲートには電圧Ｖｂ１が印加されている。

出力端子Ｏ２には、ＰＭＯＳトランジスタＭｐ２のドレインが接続されている。ＰＭＯＳトランジスタＭｐ２のソースは電源電圧ＶＤＤに接続されている。また、出力端子Ｏ２には、ＮＭＯＳトランジスタＭｎ２のドレインが接続されている。ＮＭＯＳトランジスタＭｎ２のソースは定電流源Ｉｔの一端に接続されている。そしてＮＭＯＳトランジスタＭｎ２のゲートには、電圧源Ｖｉｎ２の一端が接続されている。電圧源Ｖｉｎ２の他端は接地されている。

ここで、電圧Ｖｂ１，Ｖｂ２は、ＮＭＯＳトランジスタＭｎ５，Ｍｎ６及びＰＭＯＳトランジスタＭｐ１，Ｍｐ２が飽和領域で動作するように所定の電圧が印加されている。

次に以上のように構成された差動増幅器の動作について説明する。

本実施の形態では、ＮＭＯＳトランジスタＭｎ３，Ｍｎ５で負性抵抗発生ブロック１２を構成している。ＮＭＯＳトランジスタＭｎ３は、ＭＯＳトランジスタＭ１（図３）に対応している。また、ＮＭＯＳトランジスタ（電流源）Ｍｎ５は、飽和領域で動作するように電圧Ｖｂ１が印加され、定電流源Ｉ２１と定電流源に並列接続された抵抗Ｒｎｅ１に対応している（図３）。従って、ＮＭＯＳトランジスタＭｎ５の出力抵抗をｒｎ５とすると、出力抵抗ｒｎ５は抵抗Ｒｎｅ１に対応し、負性抵抗発生ブロック１２は負性抵抗−ｒｎ５を発生する。

ＰＭＯＳトランジスタＭｐ１は負荷Ｒｌ１に対応し、ＮＭＯＳトランジスタＭｎ１は電圧制御電流源Ｔ１に対応する。従ってＰＭＯＳトランジスタＭｐ１、ＮＭＯＳトランジスタＭｎ１の出力抵抗をそれぞれｒｐ１，ｒｎ１とすると、
本実施の形態に係る差動増幅器の利得は、
A3 =-gmn1・(rn1//rp1//-rn5)
で与えられる。ここで、ｇｍｎ１はＮＭＯＳトランジスタＭｎ１の相互コンダクタンスを表している。

以上のように構成されているので、ＮＭＯＳトランジスタＭｎ１の出力抵抗ｒｎ１とＰＭＯＳトランジスタＭｐ１の出力抵抗ｒｐ１の合成抵抗ｒｎ１／／ｒｐ１の大きさとＮＭＯＳトランジスタＭｎ５の出力抵抗ｒｎ５の大きさを略等しくすることによって利得Ａ３を向上させることが可能となる。

本実施の形態では、ＮＭＯＳトランジスタＭｎ１，Ｍｎ２，Ｍｎ３，Ｍｎ４の基板端子をソースに接続している。しかし、図６に示すように基板端子を接地するようにしてもよい。このようにＮＭＯＳトランジスタＭｎ１〜Ｍｎ４が基板バイアス効果を受ける状態においても、出力端子Ｏ１から見た出力抵抗は、(rn1//rp1//-rn5)で与えられる。

そして、差動増幅器の利得Ａ３Ｈは、
A3H =-gmn1・(rn1//rp1//-rn5）
で与えられる。そのため、従来の差動増幅器の出力抵抗（ｒｎ１／／ｒｐ１）の大きさとＮＭＯＳトランジスタＭｎ５の出力抵抗ｒｎ５の大きさを略等しくすることで、利得を向上することができる。また、ＮＭＯＳトランジスタＭｎ３，Ｍｎ４の基板端子を夫々のソースに接続するようにしても同様の効果が得られる。

なお、上記の説明では、左半分の回路の構成について説明した。右半分の回路についても、左半分の回路構成と同一であり同様の効果が得られる。また定電流源Ｉｔが無くても同様の効果を有する。

＜実施の形態４＞
図７は、本実施の形態に係る差動増幅器の構成を示す回路図である。本実施の形態は、実施の形態２に示した差動増幅器を実施の形態３とは逆の極性のＭＯＳトランジスタを用いて具体的に構成したものである。

出力端子Ｏ１にＮＭＯＳトランジスタＭｎ１のドレインが接続されている。ＮＭＯＳトランジスタＭｎ１の基板端子はソースに接続され、ソースは接地されている。またゲートには所定の電圧Ｖｂ２が印加され、ＮＭＯＳトランジスタＭｎ１は飽和領域で動作している。

出力端子Ｏ１にＰＭＯＳトランジスタＭｐ１のドレインが接続されている。ＰＭＯＳトランジスタＭｐ１のゲートには電圧源Ｖｉｎ１が接続され、入力電圧Ｖｉｎ１が印加されている。ＰＭＯＳトランジスタＭｐ１の基板端子はソースに接続され、ソースは定電流源Ｉｔを介して電源電圧ＶＤＤに接続されている。さらにＰＭＯＳトランジスタＭｐ１のソースは、ＰＭＯＳトランジスタＭｐ２のソースに接続されている。ＰＭＯＳトランジスタＭｐ２のドレインは出力端子Ｏ２に接続されている。ＰＭＯＳトランジスタＭｐ２のゲートには電圧源Ｖｉｎ２が接続され、入力電圧Ｖｉｎ２が印加されている。そして、基板端子はソースに接続されている。

出力端子Ｏ２には、ＮＭＯＳトランジスタＭｎ２のドレインが接続され、ソースは接地されている。ＮＭＯＳトランジスタＭｎ２のゲートには所定の電圧Ｖｂ２が印加され、ＮＭＯＳトランジスタＭｎ２は飽和領域で動作している。また、基板端子はソースに接続されている。ＰＭＯＳトランジスタＭｐ５のドレインがＮＭＯＳトランジスタＭｎ１のドレイン及びＰＭＯＳトランジスタＭｐ６のゲートに接続されている。

ＰＭＯＳトランジスタＭｐ５の基板端子はソースに接続され、ソースはＰＭＯＳトランジスタＭｐ３のドレインに接続されている。ＰＭＯＳトランジスタＭｐ５のゲートは出力端子Ｏ２及びＰＭＯＳトランジスタＭｐ６のドレインに接続されている。ＰＭＯＳトランジスタＭｐ３の基板端子はソースに接続され、ソースは電源電圧ＶＤＤに接続されている。ＰＭＯＳトランジスタＭｐ３のゲートには所定の電圧Ｖｂ１が入力され、ＰＭＯＳトランジスタＭｐ３は飽和領域で動作している。

ＰＭＯＳトランジスタＭｐ６のドレインは、ＰＭＯＳトランジスタＭｐ５のゲート、出力端子Ｏ２及びＮＭＯＳトランジスタＭｎ２のドレインに接続されている。ＰＭＯＳトランジスタＭｐ６の基板端子はソースに接続され、ソースはＰＭＯＳトランジスタＭｐ４のドレインに接続されている。ＰＭＯＳトランジスタＭｐ６のゲートはＰＭＯＳトランジスタＭｐ５のドレインに接続されている。

ＰＭＯＳトランジスタＭｐ４の基板端子はソースに接続され、ソースは電源電圧ＶＤＤに接続されている。またＰＭＯＳトランジスタＭｐ４のゲートには所定の電圧Ｖｂ１が印加され、ＰＭＯＳトランジスタＭｐ４は飽和領域で動作している。

次に以上のように構成された差動増幅器の動作について説明する。本実施の形態では、ＰＭＯＳトランジスタＭｐ３，Ｍｐ５で負性抵抗発生ブロック１２を構成している。ＰＭＯＳトランジスタＭｐ５は、ＭＯＳトランジスタＭ１（図３）に対応している。また、ＰＭＯＳトランジスタＭｐ３は、飽和領域で動作するように電圧Ｖｂ１が印加され、定電流源Ｉ２１と定電流源に並列接続された抵抗Ｒｎｅ１に対応している（図３）。

従って、ＰＭＯＳトランジスタＭｐ３の出力抵抗をｒｐ３とすると、出力抵抗ｒｐ３は抵抗Ｒｎｅ１に対応し、負性抵抗発生ブロック１２は負性抵抗−ｒｐ３を発生する。ＮＭＯＳトランジスタＭｎ１は負荷Ｒｌ１に対応し、ＰＭＯＳトランジスタＭｐ１は電圧制御電流源Ｔ１に対応する。

夫々の出力抵抗をｒｎ１，ｒｐ１とすると、本実施の形態に係る差動増幅器の利得は、
A4=-gmp1・(rn1//rp1//-rp3)
で与えられる。ここで、ｇｍｐ１はＰＭＯＳトランジスタＭｐ１の相互コンダクタンスを表している。

本実施の形態は以上のように構成されているので、ＰＭＯＳトランジスタＭｐ３の出力抵抗ｒｐ３とＰＭＯＳトランジスタＭｐ１の出力抵抗ｒｐ１の合成抵抗ｒｎ１／／ｒｐ１の大きさをＰＭＯＳトランジスタＭｐ３の出力抵抗ｒｐ３の大きさに略等しくすることによって利得Ａ４を向上させることが可能となる。

本実施の形態では、ＰＭＯＳトランジスタＭｐ１，Ｍｐ２の基板端子をソースに接続している、しかし、図８に示すようにＰＭＯＳトランジスタＭｐ１，Ｍｐ２の基板端子を電源電圧ＶＤＤに接続するようにしてもよい。このようにＰＭＯＳトランジスタＭｐ１，Ｍｐ２が基板バイアス効果を受ける状態においても、出力端子Ｏ１から見た出力抵抗は、(rn1//rp1//-rp3)で与えられる。

そして、差動増幅器の利得Ａ４Ｈは、
A4H=-gmp1・(rn1//rp1//-rp3）
で与えられる。そのため、従来の差動増幅器の出力抵抗（ｒｎ１／／ｒｐ１）の大きさとＰＭＯＳトランジスタＭｐ３の出力抵抗ｒｐ３の大きさを略等しくすることで、利得を向上することができる。

なお、上記の説明では、左半分の回路の構成について説明した。右半分の回路についても、左半分の回路構成と同一であり同様の効果が得られる。また、定電流源Ｉｔが無くても同様の効果を有する。

＜実施の形態５＞
図９は、本実施の形態に係る差動増幅器の構成を示す回路図である。本実施の形態の負性抵抗発生ブロック１２は、実施の形態２の構成に対して回路１３，１５（第２電流源）が付加されている。その他の構成は実施の形態２と同一であり、実施の形態２と同一の構成には同一の符号を付し、重複する説明は省略する。

回路１３は、定電流源Ｉ３１と定電流源Ｉ３１に並列に接続された抵抗Ｒｌ３によって構成されている。Ｒｌ３の一端は電源電圧ＶＤＤに接続され、他端は出力抵抗Ｒｎｅ１に接続されている。また、右半分の回路についても同様に定電流源Ｉ３２と、定電流源Ｉ３２に並列に接続された抵抗Ｒｌ４から構成された回路１５が付加されている。

まず、負性抵抗発生ブロック１２の発生する出力抵抗について説明する。負性抵抗発生ブロック１２の小信号等価回路を考えると、回路１３のうち電源電圧ＶＤＤは、交流成分に対しては、接地と等価になる。また、定電流源Ｉ３１，Ｉ２１は、小信号等価回路では消える。すなわち、回路１３は、Ｒｎｅ１と定電流源Ｉ２１で構成される回路（第１電流源）に交流的に並列接続されている。そのため、負性抵抗発生ブロック１２の出力抵抗は、並列接続された出力抵抗Ｒｌ３と出力抵抗Ｒｎｅ１の合成抵抗（Ｒｌ３／／Ｒｎｅ１）によって与えられる。

回路１３が付加されたことにより、合成抵抗（Ｒｌ３／／Ｒｎｅ１）が実施の形態２におけるＲｎｅ１に対応するので、本実施の形態に係る負性抵抗発生ブロック１２は、等価的に負性抵抗−（Ｒｌ３／／Ｒｎｅ1）を発生するように動作する。

従って、本実施の形態に係る差動増幅回路の利得は、
A5=-gm1・(Rin1//Rl1//-Rne1//-Rl3)
となる。

従来の差動増幅器の出力抵抗（Ｒｉｎ１／／Ｒｌ１）は、通常極性の異なるＭＯＳトランジスタの出力抵抗によって与えられる。例えば、電圧制御電流源Ｔ１はＮＭＯＳトランジスタで構成され、負荷Ｒ１は、ＰＭＯＳトランジスタで構成されている。しかし、実施の形態２の負性抵抗発生ブロック１２は、従来の差動増幅器とは構造が異なり、一種類の極性のＭＯＳトランジスタを用いて負性抵抗を発生するように構成されている。そのため、従来の差動増幅器の出力抵抗（Ｒｉｎ１／／Ｒｌ１）の大きさと合わせるのが難しい場合がある。

本実施の形態では、従来の差動増幅器の出力抵抗の構造と同様な構造となっており、負性抵抗発生ブロックを異なる極性のＭＯＳトランジスタで構成することができる。

例えば、出力抵抗Ｒｌ３をＰＭＯＳトランジスタで構成し、出力抵抗Ｒｎｅ１をＮＭＯＳトランジスタで構成することができる。その結果、従来の出力抵抗（Ｒｉｎ１／／Ｒｌ１）と符号が逆で大きさが非常に近いものを実現し易く、出力抵抗の向上が容易となる。

＜実施の形態６＞
図１０は、本実施の形態に係る差動増幅器の構成を示す回路図である。本実施の形態は、実施の形態５に示した差動増幅器をＭＯＳトランジスタを用いて具体的に構成したものである。回路１３，１５が付加されている点以外は、実施の形態３（図５）に示した構成と同様であり、実施の形態３と同一の構成には同一の符号を付し、重複する説明は省略する。

まず回路１３の構成について説明する。電源電圧ＶＤＤにＰＭＯＳトランジスタＭｐ３のソースが接続され、ドレインはＮＭＯＳトランジスタＭｎ５のドレインに接続されている。ＰＭＯＳトランジスタＭｐ３の基板端子はソースに接続され、飽和領域で動作するようにゲートには所定の電圧Ｖｂ３が印加されている。

次に回路１５の構成について説明する。電源電圧ＶＤＤにＰＭＯＳトランジスタＭｐ４のソースが接続され、ドレインはＮＭＯＳトランジスタＭｎ６のドレインに接続されている。ＰＭＯＳトランジスタＭｐ４の基板端子はソースに接続され、飽和領域で動作するようにゲートには所定の電圧Ｖｂ３が印加されている。

以上のように構成された差動増幅器の動作について説明する。本実施の形態では、ＮＭＯＳトランジスタＭｎ３，Ｍｎ５及びＰＭＯＳトランジスタＭｐ３で負性抵抗発生ブロック１２を構成している。ＮＭＯＳトランジスタＭｎ３は、ＭＯＳトランジスタＭ１（図９）に対応している。また、ＮＭＯＳトランジスタＭｎ５は、飽和領域で動作するように電圧Ｖｂ１が印加され、定電流源Ｉ２１と定電流源に並列接続された抵抗Ｒｎｅ１に対応している（図９）。

そして、ＰＭＯＳトランジスタ（第２電流源）Ｍｐ３は、飽和領域で動作するように電圧Ｖｂ３が印加され、定電流源Ｉ３１と定電流源Ｉ３１に並列接続された抵抗Ｒｌ３に対応している（図９）。従って、ＮＭＯＳトランジスタＭｎ５の出力抵抗ｒｎ５は、出力抵抗Ｒｎｅ１に対応する。そして、ＰＭＯＳトランジスタＭｐ３の出力抵抗ｒｐ３は出力抵抗Ｒｌ３に対応する。そのため、負性抵抗発生ブロック１２は負性抵抗（−ｒｎ５／／−ｒｐ３）を発生する。また、ＰＭＯＳトランジスタＭｐ１は負荷Ｒ１に対応し、ＮＭＯＳトランジスタＭｎ１は電圧制御電流源Ｔ１に対応する。夫々の出力抵抗をｒｐ１，ｒｎ１とすると、本実施の形態に係る差動増幅器の利得は、
A6 =-gmn1・(rn1//rp1//-rn5//-rp3)
で与えられる。ここで、ｇｍｎ１はＮＭＯＳトランジスタＭｎ１の相互コンダクタンスを表している。

本実施の形態は以上のように構成されているので、ＮＭＯＳトランジスタＭｎ１の出力抵抗ｒｎ１とＰＭＯＳトランジスタＭｐ１の出力抵抗ｒｐ１の合成抵抗ｒｎ１／／ｒｐ１の大きさと、ＮＭＯＳトランジスタＭｎ５とＰＭＯＳトランジスタＭｐ３の出力抵抗ｒｐ３の合成抵抗（−ｒｎ５／／−ｒｐ３）の大きさを略等しくすることによって利得Ａ６を向上させることが可能となる。

本実施の形態では、Ｍｎ３，Ｍｎ４の基板端子をソースに接続している。基板端子を接地するようにしてもよい。このようにＮＭＯＳトランジスタＭｎ３，Ｍｎ４が基板バイアス効果を受ける状態においても、同様の効果を得ることができる。

なお、上記の説明では、左半分の回路の構成について説明した。右半分の回路についても、左半分の回路構成と同一であり同様の効果が得られる。また、定電流源Ｉｔが無くても同様の効果を有する。

＜実施の形態７＞
図１１は、本実施の形態に係る差動増幅器の構成を示す回路図である。本実施の形態は、実施の形態５に示した差動増幅器を実施の形態６とは逆の極性のＭＯＳトランジスタを用いて具体的に構成したものである。また、回路１３，１５が付加されている点以外は実施の形態４（図７）と同一であり、実施の形態４と同一の構成には同一の符号を付し、重複する説明は省略する。

まず回路１３の構成について説明する。ＮＭＯＳトランジスタＭｎ３のドレインがＰＭＯＳトランジスタＭｐ３のドレインに接続されている。ＮＭＯＳトランジスタＭｎ３の基板端子はソースに接続され、ソースは接地されている。

次に回路１５の構成について説明する。ＮＭＯＳトランジスタＭｎ４のドレインがＰＭＯＳトランジスタＭｐ４のドレインに接続されている。そしてＮＭＯＳトランジスタＭｎ４の基板端子はソースに接続され、ソースは接地されている。そして、飽和領域で動作するようにＮＭＯＳトランジスタＭｎ３，Ｍｎ４には所定の電圧Ｖｂ３が印加されている。

以上のように構成された差動増幅器の動作について説明する。本実施の形態では、ＰＭＯＳトランジスタＭｐ３，Ｍｐ５及びＮＭＯＳトランジスタＭｎ３で負性抵抗発生ブロック１２を構成している。ＰＭＯＳトランジスタＭｐ５は、ＭＯＳトランジスタＭ１（図９）に対応している。また、ＮＭＯＳトランジスタＭｐ３は、飽和領域で動作するように電圧Ｖｂ１が印加され、定電流源Ｉ２１と定電流源Ｉ２１に並列接続された抵抗Ｒｎｅ１に対応している（図９）。

そして、ＮＭＯＳトランジスタＭｎ３は、飽和領域で動作するように電圧Ｖｂ３が印加され、定電流源Ｉ３１と定電流源Ｉ３１に並列接続された抵抗Ｒｌ３に対応している（図９）。従って、ＰＭＯＳトランジスタＭｐ３の出力抵抗ｒｐ３は、出力抵抗Ｒｎｅ１に対応する。そして、ＮＭＯＳトランジスタＭｎ３の出力抵抗ｒｎ３は出力抵抗Ｒｌ３に対応する。そのため、負性抵抗発生ブロック１２は負性抵抗（−ｒｎ３／／−ｒｐ３）を発生する。

また、ＮＭＯＳトランジスタＭｎ１は負荷Ｒ１に対応し、ＰＭＯＳトランジスタＭｐ１は電圧制御電流源Ｔ１に対応する。夫々の出力抵抗をｒｐ１，ｒｎ１とすると、本実施の形態に係る差動増幅器の利得は、
A7=-gmp1・(rn1//rp1//-rn3//-rp3)
で与えられる。

本実施の形態は以上のように構成されているので、ＮＭＯＳトランジスタＭｎ１の出力抵抗ｒｎ１とＰＭＯＳトランジスタＭｐ１の出力抵抗ｒｐ１の合成抵抗ｒｎ１／／ｒｐ１の大きさと、ＮＭＯＳトランジスタＭｎ３とＰＭＯＳトランジスタＭｐ３の出力抵抗ｒｐ３の合成抵抗（−ｒｎ３／／−ｒｐ３）の大きさを略等しくすることによって利得Ａ７を向上させることが可能となる。本実施の形態では、Ｍｐ５，Ｍｐ６の基板端子をソースに接続している。基板端子を電源電圧ＶＤＤに接続しても同様の効果を得ることができる。

実施の形態２（図３）及び５（図９）において示した差動増幅器は、カスコード接続を用いて構成することもできる。図１２は、例えば実施の形態５に係る差動増幅器（図９）をカスコード接続を用いて構成した回路図を示している。ここでカスコード接続とは、例えば図１２において、ＰＭＯＳトランジスタＭｐ１とＰＭＯＳトランジスタＭｐ３の接続のように、縦方向に直列に接続されたトランジスタの接続を意味している。

ＰＭＯＳトランジスタＭｐ１のゲートに電流源Ｖｉｎ１が接続され、入力電圧Ｖｉｎ１が印加されている。ＰＭＯＳトランジスタＭｐ１のソースは、定電流源Ｉｔを介して電源電圧ＶＤＤに接続されている。

ＰＭＯＳトランジスタＭｐ１のドレインは、ＰＭＯＳトランジスタＭｐ３のソースに接続されている。また、ＰＭＯＳトランジスタＭｐ３のドレインは出力端子Ｏ１に接続されている。ＰＭＯＳトランジスタＭｐ３のゲートには所定の電圧Ｖｂ１が印加され、ＭＯＳトランジスタＭｐ３は飽和領域で動作している。そして、ＰＭＯＳトランジスタＭｐ１，Ｍｐ３はカスコード接続を構成している。

ＮＭＯＳトランジスタＭｎ１のドレインがＰＭＯＳトランジスタＭｐ３のドレイン及び出力端子Ｏ１に接続されている。ＮＭＯＳトランジスタＭｎ１のソースがＮＭＯＳトランジスタＭｎ３のドレインに接続されている。ＮＭＯＳトランジスタＭｎ３のソースは接地されている。ＮＭＯＳトランジスタＭｎ１，Ｍｎ３のゲートには所定の電圧Ｖｂ２，Ｖｂ３がそれぞれ印加され、ＮＭＯＳトランジスタＭｎ１，Ｍｎ３は飽和領域で動作している。またＮＭＯＳトランジスタＭｎ１，Ｍｎ３の基板端子は接地されている。ここで、ＮＭＯＳトランジスタＭｎ１，Ｍｎ３でカスコード接続を構成している。

ＰＭＯＳトランジスタＭｐ２のソースが定電流源Ｉｔに接続されている。ＰＭＯＳトランジスタＭｐ２のドレインはＰＭＯＳトランジスタＭｐ４のソースに接続されている。ＰＭＯＳトランジスタＭｐ２のゲートには電圧源Ｖｉｎ２が接続され、入力電圧Ｖｉｎ２が印加されている。基板端子はソースに接続されている。

ＰＭＯＳトランジスタＭＰ４のドレインは出力端子Ｏ２に接続され、基板電位は電源電圧ＶＤＤに接続されている。ゲートには所定の電圧Ｖｂ１が印加され、ＰＭＯＳトランジスタＭｐ４は飽和領域で動作している。そしてＰＭＯＳトランジスタＭｐ２，Ｍｐ４でカスコード接続を構成している。

ＮＭＯＳトランジスタＭｎ２のドレインがＰＭＯＳトランジスタＭｐ４のドレイン及び出力端子Ｏ２に接続されている。ＮＭＯＳトランジスタＭｎ２のソースがＮＭＯＳトランジスタＭｎ４のドレインに接続されている。ＮＭＯＳトランジスタＭｎ４のソースは接地されている。ＮＭＯＳトランジスタＭｎ２，Ｍｎ４のゲートには所定の電圧Ｖｂ２，Ｖｂ３がそれぞれ印加され、ＮＭＯＳトランジスタＭｎ２，Ｍｎ４は飽和領域で動作している。またＮＭＯＳトランジスタＭｎ２，Ｍｎ４の基板端子は接地されている。そしてＮＭＯＳトランジスタＭｎ２，Ｍｎ４でカスコード接続を構成している。

次に負性抵抗発生ブロック１２の構成について説明する。ＰＭＯＳトランジスタＭｐ５のソースは電源電圧ＶＤＤに接続され、ドレインはＰＭＯＳトランジスタＭｐ７のソースに接続されている。ＰＭＯＳトランジスタＭｐ５，Ｍｐ７の基板端子は電源電圧ＶＤＤに接続されている。ＰＭＯＳトランジスタＭｐ５，Ｍｐ７のゲートには、電圧Ｖｂ４，Ｖｂ５がそれぞれ印加され、ＰＭＯＳトランジスタＭｐ５，Ｍｐ７は飽和領域で動作している。そしてＰＭＯＳトランジスタＭｐ５，Ｍｐ７でカスコード接続を構成している。

ＰＭＯＳトランジスタＭｐ９のソースはＰＭＯＳトランジスタＭｐ７のドレインに接続され、ドレインは出力端子Ｏ１に接続されている。ＰＭＯＳトランジスタＭｐ９の基板端子はソースに接続され、ゲートは出力端子Ｏ２に接続されている。

また、ＰＭＯＳトランジスタＭｐ９のソースは、ＮＭＯＳトランジスタＭｎ５のドレインに接続されている。ＮＭＯＳトランジスタＭｎ５のソースはＮＭＯＳトランジスタＭｎ７のドレインに接続されている。ＮＭＯＳトランジスタＭｎ７のソースは接地されている。ＮＭＯＳトランジスタＭｎ５，Ｍｎ７の基板端子は接地されている。

ＮＭＯＳトランジスタＭｎ５，Ｍｎ７のゲートには電圧Ｖｂ５，Ｖｂ７がそれぞれ印加され、ＮＭＯＳトランジスタＭｎ５，Ｍｎ７は飽和領域で動作している。そしてＮＭＯＳトランジスタＭｎ５，Ｍｎ７はカスコード接続を構成している。

ＰＭＯＳトランジスタＭｐ６のソースは電源電圧ＶＤＤに接続され、ドレインはＰＭＯＳトランジスタＭｐ８に接続されている。ＰＭＯＳトランジスタＭｐ６，Ｍｐ８の基板端子は電源電圧ＶＤＤに接続されている。またＰＭＯＳトランジスタＭｐ６，Ｍｐ８のゲートには、電圧Ｖｂ４，Ｖｂ５がそれぞれ印加され、ＰＭＯＳトランジスタＭｐ６，Ｍｐ８は飽和領域で動作している。そしてＰＭＯＳトランジスタＭｐ６，Ｍｐ８でカスコード接続を構成している。

ＰＭＯＳトランジスタＭｐ８のドレインは、ＰＭＯＳトランジスタＭｐ１０のソースに接続されている。ＰＭＯＳトランジスタＭｐ１０のドレインは出力端子Ｏ１に接続されている。ＰＭＯＳトランジスタＭｐ１０の基板端子はソースに接続され、ゲートは出力端子Ｏ１に接続されている。

また、ＰＭＯＳトランジスタＭｐ１０のソースはＮＭＯＳトランジスタＭｎ６のドレインに接続されている。ＮＭＯＳトランジスタＭｎ６のソースはＮＭＯＳトランジスタＭｎ８のドレインに接続されている。そしてＮＭＯＳトランジスタＭｎ８のソースは接地されている。また、ＮＭＯＳトランジスタＭｎ６，Ｍｎ８の基板端子は接地されている。ＮＭＯＳトランジスタＭｎ６，Ｍｎ８のゲートには電圧Ｖｂ５，Ｖｂ７が夫々印加され、ＮＭＯＳトランジスタＭｎ６，Ｍｎ８は飽和領域で動作している。そしてＮＭＯＳトランジスタＭｎ６，Ｍｎ８はカスコード接続を構成している。

次に以上のように構成された差動増幅器の動作について説明する。まず図９と比較すると、ＮＭＯＳトランジスタＭｎ１，Ｍｎ３のカスコード接続が負荷Ｒ１に対応し、出力抵抗Ｒｌ１は、（ｇｍｎ１・ｒｎ１）ｒｎ３で与えられる。そしてＰＭＯＳトランジスタＭｐ１，Ｍｐ３のカスコード接続が電圧制御電流源Ｔ１に対応し、出力抵抗Ｒｉｎ１は（ｇｍｐ３・ｒｐ３）ｒｐ１で与えられる。

また、ＰＭＯＳトランジスタＭｐ５，Ｍｐ７のカスコード接続の出力抵抗がＲｎｅ１に対応し、（ｇｍｐ７・ｒｐ７）ｒｐ５で与えられる。さらに、ＮＭＯＳトランジスタＭｎ５，Ｍｎ７のカスコード接続が回路１３に対応し、出力抵抗Ｒｌ３は、（ｇｍｎ５・ｒｎ５）ｒｎ７で与えられる。

以上の対応関係から、図１２に示した差動増幅器の利得は、
A8=gmp1・((gmn1・rn1)rn3//(gmp3・rp3)rp1//-(gmn5・rn5)rn7//-(gmp7・rp7)rp5)
で与えられる。ここで、ｇｍｐ１，ｇｍｐ３，ｇｍｐ７はＰＭＯＳトランジスタＭｐ１，Ｍｐ３，Ｍｐ７の相互コンダクタンスである。そして、ｇｍｎ１，ｇｍｎ５はＮＭＯＳトランジスタＭｎ１，Ｍｎ５の相互コンダクタンスである。またｒｎ１，ｒｎ５，ｒｎ７はＮＭＯＳトランジスタＭｎ１，Ｍｎ５，Ｍｎ７の出力抵抗を表し、ｒｐ１，ｒｐ３，ｒｐ５，ｒｐ７はＰＭＯＳトランジスタＭｐ１，Ｍｐ３，Ｍｐ５，Ｍｐ７の出力抵抗をそれぞれ表している。

以上のように構成されているので、カスコード接続を用いて差動増幅器を構成した場合であっても、負性抵抗発生ブロック１２の出力抵抗の大きさと負性抵抗発生ブロック１２を除いた部分の出力抵抗の大きさを略等しくすることで利得を大きくすることができる。

実施の形態１に係る電流源回路の構成を示す回路図である。 実施の形態１に係る電流源回路の小信号等価回路図である。 実施の形態２に係る差動増幅器の構成を示す回路図である。 実施の形態２に係る差動増幅器の小信号等価回路図である。 実施の形態３に係る差動増幅器の構成を示す回路図である。 実施の形態３に係る差動増幅器の構成を示す回路図である。 実施の形態４に係る差動増幅器の構成を示す回路図である。 実施の形態４に係る差動増幅器の構成を示す回路図である。 実施の形態５に係る差動増幅器の構成を示す回路図である。 実施の形態６に係る差動増幅器の構成を示す回路図である。 実施の形態７に係る差動増幅器の構成を示す回路図である。 実施の形態７に係る差動増幅器の構成を示す回路図である。

符号の説明

１１ 電流源ブロック、１２ 負性抵抗発生ブロック、Ｒ１，Ｒ２ 負荷、Ｔ１，Ｔ２ 電圧制御電流源。

Claims (13)

1. 出力端子と、
   前記出力端子に接続され、内部抵抗を有する電流源と、
   前記電流源に並列接続され、負性抵抗を発生する負性抵抗発生ブロックと、
   を備えることを特徴とする電流源回路。
2. 前記負性抵抗発生ブロックは、前記出力端子に接続された電流入力端子と、前記出力端子から出力される出力信号に対して反転した信号である反転出力信号が入力される電圧制御端子を有する電圧制御電流源と、
   前記電圧制御電流源の電流出力端子に一端が接続され、他端が接地された内部抵抗を有する第２電流源を備えることを特徴とする請求項１に記載の電流源回路。
3. 前記電圧制御電流源は、ＭＯＳトランジスタであり、
   前記電流源及び前記第２電流源は、飽和領域で動作するＭＯＳトランジスタであることを特徴とする請求項２に記載の電流源回路。
4. 出力端子と、
   前記出力端子に接続され、内部抵抗を有する第１電流源と、
   前記出力端子からの出力信号を反転して反転出力信号を出力する反転増幅器と、
   前記出力端子に接続された電流入力端子と、前記反転増幅器の出力に接続され、前記反転出力信号が入力される電圧制御端子を有するＭＯＳトランジスタと、
   前記ＭＯＳトランジスタの電流出力端子に一端が接続され、他端が接地された内部抵抗を有する第２電流源を備えることを特徴とする電流源回路。
5. 差動入力端子と、
   前記差動入力端子から入力される差動入力信号を増幅した差動出力信号を出力する差動出力端子と、
   を備える差動増幅器であって、
   前記差動出力端子に接続され、負性抵抗を発生する負性抵抗発生ブロックを備えることを特徴とする差動増幅器。
6. 前記差動出力信号に対して反転した信号である反転差動出力信号を出力する第２差動出力端子をさらに備え、
   前記負性抵抗発生ブロックは、前記差動出力端子に接続された電流入力端子と、前記第２差動出力端子に接続され、前記反転差動出力信号が入力される電圧制御端子を有する電圧制御電流源と、
   前記電圧制御電流源の電流出力端子に一端が接続され、他端が接地された内部抵抗を有する電流源を備えることを特徴とする請求項５に記載の差動増幅器。
7. 前記電圧制御電流源はＭＯＳトランジスタであり、
   前記電流源は飽和領域で動作するＭＯＳトランジスタであることを特徴とする請求項６に記載の差動増幅器。
8. 前記電圧制御電流源はＭＯＳトランジスタであり、
   前記電流源は、トランジスタのカスコード接続を用いて構成されたことを特徴とする請求項６に記載の差動増幅器。
9. 差動入力端子と、
   前記差動入力端子から入力される差動入力信号を増幅した差動出力信号を出力する第１差動出力端子と、
   前記第１差動出力信号に対して反転した信号である反転差動出力信号を出力する第２差動出力端子と、
   一端が電源電圧に接続され、他端が前記第１差動出力端子に接続された負荷と、
   前記第１差動出力端子に接続された電流入力端子と、前記差動入力端子が接続され、前記差動入力信号が入力される電圧制御端子を有する電圧制御電流源と、
   前記電圧制御電流源の前記電流出力端子に一端が接続され、他端が接地された定電流源と、
   を備える差動増幅器であって、
   前記第１差動出力端子に接続された電流入力端子と、前記第２差動出力端子に接続され、前記反転差動出力信号が入力される電圧制御端子を有するＭＯＳトランジスタと、
   前記ＭＯＳトランジスタの電流出力端子に一端が接続され、他端が接地された内部抵抗を有する電流源を備えることを特徴とする差動増幅器。
10. 前記負性抵抗発生ブロックは、
    前記電流源に交流的に並列接続された第２電流源をさらに備えることを特徴とする請求項６に記載の差動増幅器。
11. 前記電圧制御電流源はＭＯＳトランジスタであり、
    前記電流源及び前記第２電流源は、飽和領域で動作するＭＯＳトランジスタであることを特徴とする請求項１０に記載の差動増幅器。
12. 前記電圧制御電流源はＭＯＳトランジスタであり、
    前記電流源及び前記第２電流源は、トランジスタのカスコード接続を用いて構成されたことを特徴とする請求項１０に記載の差動増幅器。
13. 差動入力端子と、
    前記差動入力端子から入力される差動入力信号を増幅した差動出力信号を出力する第１差動出力端子と、
    前記第１差動出力信号に対して反転した信号である反転差動出力信号を出力する第２差動出力端子と、
    一端が電源電圧に接続され、他端が前記第１差動出力端子に接続された負荷と、
    前記第１差動出力端子に接続された電流入力端子と、前記差動入力端子が接続され、前記差動入力信号が入力される電圧制御端子を有する電圧制御電流源と、
    前記電圧制御電流源の前記電流出力端子に一端が接続され、他端が接地された定電流源と、
    を備える差動増幅器であって、
    前記第１差動出力端子に接続された電流入力端子と、前記第２差動出力端子に接続され、前記反転差動出力信号が入力される電圧制御端子を有するＭＯＳトランジスタと、
    前記ＭＯＳトランジスタの電流出力端子に一端が接続され、他端が接地された内部抵抗を有する第１電流源と、
    一端が電源電圧に接続され、他端が前記電流源に接続された第２電流源と、
    を備えることを特徴とする差動増幅器。
    

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