JP4928290B2 - 差動信号比較器 - Google Patents
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Description
(1)In+>In−
(2)In+<In−
の各場合で、同じ定電流I61で(1)の場合は1:1の比をもつカレントミラーCM61を駆動する。(2)の場合は1:kの比を持つカレントミラーCM62を駆動することになる。そのため、(1)と(2)の場合で負荷の違い、即ち、定電流が駆動する負荷であるカレントミラーCM61のゲート部のノード寄生容量とカレントミラーCM62のゲート部のノード寄生容量の違いがある。その負荷の違いから、カレントミラーの応答性が非対称となり、入力信号のデューティー比と異なる電圧比較出力を発生するという課題があった。
相補の入力信号は、第1の差動増幅回路と前記第1の差動増幅回路と相補である第2の差動増幅回路に入力され、前記第1の差動増幅回路は第1と第2の電流を出力し、前記第2の差動増幅回路は第3と第4の電流を出力し、
前記第1の出力電流に基づいてk倍の電流を2系統出力する第1のカレントミラー回路と、前記第2の出力電流に基づいてk倍の電流を2系統出力する第2のカレントミラー回路と、前記第3の出力電流に基づいてm倍の電流を出力する第3のカレントミラー回路と、前記第4の出力電流に基づいてm倍の電流を出力する第4のカレントミラー回路と、前記第3のカレントミラー回路の出力電流に基づいてn倍の電流を2系統出力する第5のカレントミラー回路と、前記第4のカレントミラー回路の出力電流に基づいてn倍の電流を2系統出力する第6のカレントミラー回路と、前記第1のカレントミラー回路の出力電流と前記第5のカレントミラー回路の出力電流とが入力され、その入力電流に応じた電流を出力する第7のカレントミラー回路と、前記第2のカレントミラー回路の出力電流と前記第6のカレントミラー回路の出力電流とが入力され、その入力電流に応じた電流を出力する第8のカレントミラー回路とを具備し、
前記各カレントミラー回路の増幅率を示すk、m、nは、k=m×nの関係であり、
前記第1のカレントミラー回路からの出力電流と前記第5のカレントミラー回路からの出力電流と前記第8のカレントミラー回路からの出力電流の合成電流を第1の差動電流とし、前記第1の差動電流と相補で、前記第2のカレントミラー回路からの出力電流と前記第6のカレントミラー回路からの出力電流と前記第7のカレントミラー回路からの出力電流の合成電流を第2の差動電流とし、前記第1及び第2の差動電流を前記差動コンパレータに入力することによってシングルエンドCMOSレベル出力に変換することを特徴とする。
CM21の出力電流 Iout21=k×Iin21=K×Ip21
CM22の入力電流 Iin22=Ip22
CM22の出力電流 Iout22=k×Iin22=K×Ip22
CM23の入力電流 Iin23=In21
CM23の出力電流 Iout23=m×Iin23=m×In21
CM24の入力電流 Iin24=In22
CM24の出力電流 Iout24=m×Iin22=m×In22
CM25の入力電流 Iin25=Iout23=m×In21
CM25の出力電流 Iout25=m×n×Iin22=k×In21
CM26の入力電流 Iin26=Iout24=m×In22
CM26の出力電流 Iout26=m×n×Iin22=k×In22
CM27の入力電流 Iin27=k×Ip21+m×n×In21
=k×(Ip21+In21)
CM27の出力電流 Iout27=k×(Ip21+In21)
CM28の入力電流 Iin28=k×Ip22+m×n×In22
=k×(Ip22+In22)
CM28の出力電流 Iout28=k×(Ip22+In22)
従って、差動コンパレータの正転入力電流Ic+は、
Ic+=k×(Ip21+In21)−(Iout22+Iout26)
=k×{(Ip21+In21)−(Ip22+In22)}
となる。
Ic−=k×(Ip22+In22)−(Iout22+Iout25)
=k×{(Ip22+In22)−(Ip21+In21)}
となる。
第1のモードでは、In21=In22=0
第3のモードでは、Ip21=Ip22=0
とすればよい。
3〜6 電流増幅回路
7 電流演算回路
8 電流−電圧変換回路
9 差動コンパレータ
DF21 第1の差動対(PMOS差動対)
DF22 第2の差動対(NMOS差動対)
MP21、MP22 PMOSトランジスタ
MN21、MN22 NMOSトランジスタ
CM21〜CM28 カレントミラー回路
CP 差動比較器
I21、I22 定電流源
In− 反転入力端子
In+ 正転入力端子
Ic− 差動比較器反転入力電流
Ic+ 差動比較器正転入力電流
31 差動比較器正転入力波形
32 差動比較器反転入力波形
Claims (2)
- 相補入力信号の差分電圧をCMOSレベルの電圧に変換する差動信号比較器において、
相補の入力信号は、第1の差動増幅回路と前記第1の差動増幅回路と相補である第2の差動増幅回路に入力され、前記第1の差動増幅回路は第1と第2の電流を出力し、前記第2の差動増幅回路は第3と第4の電流を出力し、
前記第1の出力電流に基づいてk倍の電流を2系統出力する第1のカレントミラー回路と、前記第2の出力電流に基づいてk倍の電流を2系統出力する第2のカレントミラー回路と、前記第3の出力電流に基づいてm倍の電流を出力する第3のカレントミラー回路と、前記第4の出力電流に基づいてm倍の電流を出力する第4のカレントミラー回路と、前記第3のカレントミラー回路の出力電流に基づいてn倍の電流を2系統出力する第5のカレントミラー回路と、前記第4のカレントミラー回路の出力電流に基づいてn倍の電流を2系統出力する第6のカレントミラー回路と、前記第1のカレントミラー回路の出力電流と前記第5のカレントミラー回路の出力電流とが入力され、その入力電流に応じた電流を出力する第7のカレントミラー回路と、前記第2のカレントミラー回路の出力電流と前記第6のカレントミラー回路の出力電流とが入力され、その入力電流に応じた電流を出力する第8のカレントミラー回路とを具備し、
前記各カレントミラー回路の増幅率を示すk、m、nは、k=m×nの関係であり、
前記第1のカレントミラー回路からの出力電流と前記第5のカレントミラー回路からの出力電流と前記第8のカレントミラー回路からの出力電流の合成電流を第1の差動電流とし、前記第1の差動電流と相補で、前記第2のカレントミラー回路からの出力電流と前記第6のカレントミラー回路からの出力電流と前記第7のカレントミラー回路からの出力電流の合成電流を第2の差動電流とし、前記第1及び第2の差動電流を前記差動コンパレータに入力することによってシングルエンドCMOSレベル出力に変換することを特徴とする差動信号比較器。 - 前記第1の差動増幅回路は、第1のPMOSトランジスタと、第2のPMOSトランジスタと、前記第1と第2のPMOSトランジスタのソースが共通接続されたノードに接続される第1定電流源とを具備し、
前記第2の差動増幅回路は、第1のNMOSトランジスタと、第2のNMOSトランジスタと、前記第1と第2のNMOSトランジスタのソースが共通接続されたノードに接続される第2定電流源とを具備し、
前記第1のPMOSトランジスタのドレインは、前記第1のカレントミラー回路の入力に接続され、前記第2のPMOSトランジスタのドレインは、前記第2のカレントミラー回路の入力に接続され、
前記第1のNMOSトランジスタのドレインは、前記第3のカレントミラー回路の入力に接続され、前記第2のNMOSトランジスタのドレインは、前記第4のカレントミラー回路の入力に接続され、
前記第1のPMOSトランジスタのゲートと前記第1のNMOSトランジスタのゲートは共通接続されて一方の入力端子に接続され、
前記第1のNMOSトランジスタのゲートと前記第2のNMOSトランジスタのゲートは共通接続されて他方の入力端子に接続されていることを特徴とする請求項1に記載の差動信号比較器。
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