JP2008028533A

JP2008028533A - レシーバアンプ回路

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Publication number: JP2008028533A
Application number: JP2006196866A
Authority: JP
Inventors: Hideo Nagano; 英生長野; Makoto Hatanaka; 真畠中; Keisuke Aoyanagi; 圭祐青柳; Masao Suzuki; 雅夫鈴木
Original assignee: Renesas Technology Corp; Araco Co Ltd; Kyoei Sangyo KK
Current assignee: Renesas Technology Corp; Araco Co Ltd; Kyoei Sangyo KK
Priority date: 2006-07-19
Filing date: 2006-07-19
Publication date: 2008-02-07
Anticipated expiration: 2026-07-19
Also published as: JP4841343B2

Abstract

【課題】信号のＤｕｔｙを一定に保つことができるレシーバアンプ回路を提供する。
【解決手段】閾値電圧出力回路１０は、第１のＣＭＯＳインバータＩＶ２の閾値電圧を出力する。基準電流制御回路１２は、基準電流の大きさを制御する。差動増幅回路１６は、２つの入力端子から入力される信号を差動増幅する。カレントミラー回路１５は、基準電流制御回路１２に基準電流を供給し、基準電流のミラー電流を差動増幅回路１６に供給する。第１のＣＭＯＳインバータＩＶ２の入力端子Ｃ’と、差動増幅回路１６の第１の出力端子Ｃとが接続され、基準電流制御回路１２は、閾値電圧出力回路１０が出力する閾値電圧と第１のＣＭＯＳインバータＩＶ２の入力電圧の差分に基づいて基準電流の大きさを制御する。
【選択図】図３

Description

この発明は、レシーバアンプ回路に関し、特にLVDS(Low Voltage Differential Signaling)またはHDMI(High Definition Multimedia Interface)などの高速シリアルインターフェースに利用されるレシーバアンプ回路に関する。

LVDSおよびHDMIなどの高速シリアルインタフェースでは、レシーバアンプ回路の性能が問題となる。ここで、LVDSとは、ディスプレイとディスプレイアダプタ間などをデジタルで伝送する方式の１つである。また、HDMIとは、ベースバンドのデジタル映像信号をディスプレイに伝送するためのインタフェース仕様である。

レシーバアンプ回路に関連して、たとえば、特許文献１には、次のような回路が記載されている。

論理振幅レベル変換回路１０は、出力段バッファ回路のＣＭＯＳインバータ１５の論理閾値電圧Vth_Lを生成する論理閾値生成回路１１と、その論理閾値電圧Vth_Lを直流バイアスとし、低論理振幅の入力信号ＣＬＫの高低レベル変化に応じて直流バイアスにオフセット電圧Ｖ_offsetを加減して被増幅信号Vinを得る論理閾値シフト回路１２と、被増幅信号Vinをパルス増幅して高論理振幅信号Ｖ_outを得るパルス増幅回路１３と、パルス増幅回路１３の負荷を可変制御する負荷値可変制御回路１４と、高論理振幅信号Ｖ_outの反転信号Ｖ_out ^*を得るインバータ１５とを有する。パルス増幅回路１３の被増幅信号が予めインバータ１５の論理閾値電圧Vth_Lを基準にして振られているため、信号Ｖ_outはインバータ１５の論理閾値電圧Vth_Lを基準に振られる。入力信号ＣＬＫに対して高論理振幅のインバータ出力のデューティー比の歪みを抑制できる。
特開平１１−１４５８２１号公報

しかしながら、特許文献１に記載の回路では、動作周波数を上げる高速動作、トランジスタサイズを小さくする低面積化、電源電圧を下げる低電源電圧動作、および電源電圧の範囲を広くする広範囲電源電圧動作、入力電圧の範囲を広くする広範囲入力電圧動作が保証されているとはいえない。これらのどれかの特性を満たそうとすると、他のどれかの特性が満たせないことが多い。特に、いわゆる信号のＤｕｔｙ（＝シリアル信号の時間幅）がずれていき、パラレル変換が正しく行なわれなくなるという問題がある。

それゆえに、本発明の目的は、信号のＤｕｔｙを一定に保つことができるレシーバアンプ回路を提供することである。

上記課題を解決するために、本発明は、第１のＣＭＯＳインバータを含むバッファ回路と、第１のＣＭＯＳインバータの閾値電圧を出力する閾値電圧出力回路と、基準電流の大きさを制御する基準電流制御回路と、２つの入力端子から入力される信号を差動増幅する差動増幅回路と、基準電流制御回路に基準電流を供給し、基準電流のミラー電流を差動増幅回路に供給するカレントミラー回路とを備え、第１のＣＭＯＳインバータの入力端子と、差動増幅回路の第１の出力端子とが接続され、基準電流制御回路は、閾値電圧出力回路が出力する閾値電圧と第１のＣＭＯＳインバータの入力電圧の差分に基づいて基準電流の大きさを制御する。

本発明のレシーバアンプ回路によれば、信号のＤｕｔｙを一定に保つことができる。

以下、本発明に係る実施の形態について図面を参照して説明する。
［第１の実施形態］
（従来の回路例）
図４は、従来のレシーバアンプ回路４００を表わす図である。

図４を参照して、まず高速差動小振幅信号Vin+とVin-がInput-stage-amp回路３４で受信されて、電流源ＭＯＳトランジスタＱ４が駆動する定電流と抵抗Ｒ１の積で決まる電源電圧VCCIOからのドロップ分の電位が出力ノードＡに与えられ、電流源ＭＯＳトランジスタＱ４が駆動する定電流と抵抗Ｒ２の積で決まる電源電圧VCCIOからのドロップ分の電位が出力ノードＢに与えられる。

次にGain-stage-amp回路３８で出力ノードＡおよびＢの振幅が差動増幅され、バッファ回路１３５を経由して、レベルダウン回路３６に送られる。レベルダウン回路３６では、バッファ回路１３５の出力電位を内部コア回路の電位に変換する。

ここで、高速シリアルインターフェース回路では、極めて短い時間のシリアル信号（たとえば、１ビットの信号が500ps程度）をパラレル信号に変化する必要があり、このレシーバアンプ回路４００は外部から入力された小振幅シリアル信号の時間幅を同一に保ったまま精度よく大振幅に変換することができない。よって、レシーバアンプ回路４００により、動作周波数を上げる、電源電圧を下げる、トランジスタサイズを小さくする、または電源電圧の範囲を広くするなどの対応が必要となる。しかしながら、ノードＥを入力としノードＦを出力とするバッファ回路１３５では、いわゆる信号のDuty（＝シリアル信号の時間幅）がずれていき、パラレル変換が正しく行えなくなるという問題がある。

（本発明の実施形態のレシーバ回路）
図１は、第１の実施形態のレシーバアンプ回路１００を表わす図である。

図１を参照して、このレシーバアンプ回路１００は、閾値電圧出力回路１０と、基準電流制御回路１２と、カレントミラー回路１５と、差動増幅回路１６と、差動増幅回路のレプリカ回路１４と、バッファ回路１８とを備える。

閾値電圧出力回路１０は、ＰチャネルＭＯＳトランジスタＱ６”とＮチャネルＭＯＳトランジスタＱ７”とからなるＣＭＯＳインバータＩＶ０で構成されている。このＣＭＯＳインバータＩＶ０の入力と出力が短絡されており、ＣＭＯＳインバータＩＶ０は、ＣＭＯＳインバータＩＶ０の閾値電圧Vthを出力する。そして、ＣＭＯＳインバータＩＶ０に含まれるＰチャネルＭＯＳトランジスタＱ６”、ＮチャネルＭＯＳトランジスタＱ７”と、バッファ回路１８に含まれるＣＭＯＳインバータＩＶ２に含まれるＰチャネルＭＯＳトランジスタＱ６’、ＮチャネルＭＯＳトランジスタＱ７’とは、素子サイズが同一または比例関係にあるので、ＣＭＯＳインバータＩＶ０が出力する閾値電圧Vthは、ＣＭＯＳインバータＩＶ２の閾値電圧Vthと等しい。それゆえ、閾値電圧出力回路１０は、ＣＭＯＳインバータＩＶ２の閾値電圧Vthを出力する。ＰチャネルＭＯＳトランジスタＱ６”のソースは、コア電源VCCcoreに接続され、ＮチャネルＭＯＳトランジスタＱ７”のソースは、接地電源に接続される。

基準電流制御回路１２は、基準電流Ｉ１の大きさを制御する。基準電流制御回路１２は、差動オペアンプＯＰ１と、ＮチャネルＭＯＳトランジスタＱ１と、抵抗Ｒ１とを含む。

差動オペアンプＯＰ１の正の入力端子には、閾値電圧出力回路１０の出力ノードＸと接続され、差動増幅回路のレプリカ回路１４の短絡された出力ノードＡ、Ａ’と接続される。ＮチャネルＭＯＳトランジスタＱ１は、そのゲートが差動オペアンプＯＰ１の出力と接続され、そのソースが抵抗Ｒ１に接続され、そのドレインがカレントミラー回路１５に含まれるＰチャネルＭＯＳトランジスタＱ２のドレインに接続される。抵抗Ｒ１は、その一端がＮチャネルＭＯＳトランジスタＱ１のソースに接続され、その他端が接地電源に接続される。

上記の構成により、ＮチャネルＭＯＳトランジスタＱ１を制御する差動オペアンプＯＰ１の出力と、抵抗Ｒ１の抵抗値によって基準電流Ｉ１の値が制御される。

カレントミラー回路１５は、ＰチャネルＭＯＳトランジスタＱ２と、ＰチャネルＭＯＳトランジスタＱ３と、ＰチャネルＭＯＳトランジスタＱ３’とを含む。ＰチャネルＭＯＳトランジスタＱ３およびＱ３’のサイズは等しく、それらはＰチャネルＮＯＳトランジスタＱ２のサイズの実数倍である。

ＰチャネルＭＯＳトランジスタＱ２は、そのゲートおよびそのドレインが接続され、その接続ノードに、ＰチャネルＭＯＳトランジスタＱ３のゲート、ＰチャネルＭＯＳトランジスタＱ３’のゲートおよびＮチャネルＭＯＳトランジスタＱ１のドレインが接続される。また、ＰチャネルＭＯＳトランジスタＱ２は、そのソースがIO電源VCCIOに接続される。

ＰチャネルＭＯＳトランジスタＱ３’は、そのゲートがＰチャネルＭＯＳトランジスタＱ２のゲートおよびドレインに接続され、そのドレインが差動増幅回路のレプリカ回路１４のＰチャネルＭＯＳトランジスタＱ４’およびＱ５’のソースに接続され、そのソースがIO電源VCCIOに接続される。

ＰチャネルＭＯＳトランジスタＱ３は、そのゲートがＰチャネルＭＯＳトランジスタＱ２のゲートおよびドレインに接続され、そのドレインが差動増幅回路１６のＰチャネルＭＯＳトランジスタＱ４およびＱ５のソースに接続され、そのソースがIO電源VCCIOに接続される。

上記の構成によって、ＰチャネルＭＯＳトランジスタＱ２を通って基準電流制御回路１２に供給される基準電流Ｉ１の大きさの実数倍のミラー電流が、ＰチャネルＭＯＳトランジスタＱ３を通って差動増幅回路１６に供給され、ＰチャネルＭＯＳトランジスタＱ３’を通って差動増幅回路のレプリカ回路１４に供給される。

差動増幅回路１６は、ＰチャネルＭＯＳトランジスタＱ４と、ＰチャネルＭＯＳトランジスタＱ５と、抵抗Ｒ２と、抵抗Ｒ３とを含む。ＰチャネルＭＯＳトランジスタＱ４とＰチャネルＭＯＳトランジスタＱ５のサイズは等しい。また、抵抗Ｒ２と抵抗Ｒ３の抵抗値は等しい。

ＰチャネルＭＯＳトランジスタＱ４のソースと、ＰチャネルＭＯＳトランジスタＱ５のソースとが接続し、その接続ノードがＰチャネルＭＯＳトランジスタＱ３のドレインに接続され、ミラー電流Ｉ２が入力される。

ＰチャネルＭＯＳトランジスタＱ４のゲートには、高速差動小振幅信号の一方の信号Vin（+）が入力される。ＰチャネルＭＯＳトランジスタＱ５のゲートには、高速差動小振幅信号の他方の信号Vin（-）が入力される。

ＰチャネルＭＯＳトランジスタＱ４のドレインが抵抗Ｒ２と接続し、ＰチャネルＭＯＳトランジスタＱ５のドレインが抵抗Ｒ３と接続する。

抵抗Ｒ２は、その一端がＰチャネルＭＯＳトランジスタＱ４のドレインに接続され、その他端が接地電源に接続される。抵抗Ｒ３は、その一端がＰチャネルＭＯＳトランジスタＱ５のドレインに接続され、その他端が接地電源に接続される。

差動増幅回路のレプリカ回路１４は、差動増幅回路１６と全く同じ回路構成で、含まれる素子のサイズおよび特性も同一である。

差動増幅回路のレプリカ回路１４は、ＰチャネルＭＯＳトランジスタＱ４’と、ＰチャネルＭＯＳトランジスタＱ５’と、抵抗Ｒ２’と、抵抗Ｒ３’とを含む。ＰチャネルＭＯＳトランジスタＱ４’とＰチャネルＭＯＳトランジスタＱ５’のサイズは等しい。また、抵抗Ｒ２’と抵抗Ｒ３’の抵抗値は等しい。

ＰチャネルＭＯＳトランジスタＱ４’のソースと、ＰチャネルＭＯＳトランジスタＱ５’のソースとが接続し、その接続ノードがＰチャネルＭＯＳトランジスタＱ３’のドレインに接続され、ミラー電流Ｉ２’が入力される。

ＰチャネルＭＯＳトランジスタＱ４’のゲートには、高速差動小振幅信号の一方の信号Vin（-）が入力される。ＰチャネルＭＯＳトランジスタＱ５’のゲートには、高速差動小振幅信号の他方の信号Vin（+）が入力される。

ＰチャネルＭＯＳトランジスタＱ４’のドレインが抵抗Ｒ２’と接続し、ＰチャネルＭＯＳトランジスタＱ５’のドレインが抵抗Ｒ３’と接続する。

抵抗Ｒ２’は、その一端がＰチャネルＭＯＳトランジスタＱ４’のドレインに接続され、その他端が接地電源に接続される。抵抗Ｒ３’は、その一端がＰチャネルＭＯＳトランジスタＱ５’のドレインに接続され、その他端が接地電源に接続される。

差動増幅回路１６の第１の出力ノードＣは、ＣＭＯＳインバータＩＶ２の入力ノードＣ’と接続する。差動増幅回路１６の第２の出力ノードＢは、ＣＭＯＳインバータＩＶ１の入力ノードＢ’と接続する。

また、差動増幅回路のレプリカ回路１４の第１の出力ノードＡと第２の出力ノードＡ’は短絡され、短絡された出力ノードＡ、Ａ’は差動オペアンプＯＰ１の負の入力端子と接続する。これにより、出力ノードＡ、Ａ’の電位が基準電流制御回路１２に負帰還されて、差動増幅回路のレプリカ回路１４の出力ノードＡ、Ａ’の電位は、閾値電圧出力回路１０の出力ノードＸの電圧Vthと等しくなる。

バッファ回路１８は、ＣＭＯＳインバータＩＶ１と、ＣＭＯＳインバータＩＶ２と、ＣＭＯＳインバータＩＶ３とを含む。

ＣＭＯＳインバータＩＶ１は、ＰチャネルＭＯＳトランジスタＱ６と、ＮチャネルＭＯＳトランジスタＱ７とを備える。ＰチャネルＭＯＳトランジスタＱ６は、そのソースがコア電源VCCcoreに接続される。ＮチャネルＭＯＳトランジスタＱ７は、そのソースが接地電源に接続される。ＣＭＯＳインバータＩＶ１の入力ノードＢ’は、差動増幅回路１６の第２の出力ノードＢに接続される。

ＣＭＯＳインバータＩＶ２は、ＰチャネルＭＯＳトランジスタＱ６’と、ＮチャネルＭＯＳトランジスタＱ７’とを備える。ＰチャネルＭＯＳトランジスタＱ６’は、そのソースがコア電源VCCcoreに接続される。ＮチャネルＭＯＳトランジスタＱ７’は、そのソースが接地電源に接続される。ＣＭＯＳインバータＩＶ２の入力ノードＣ’は、差動増幅回路１６の第１の出力ノードＣに接続され、出力ノードＤが、ＣＭＯＳインバータＩＶ３の入力ノードＤ’に接続される。

ＰチャネルＭＯＳトランジスタＱ６とＰチャネルＭＯＳトランジスタＱ６’のサイズが等しく、ＮチャネルＭＯＳトランジスタＱ７と、ＮチャネルＭＯＳトランジスタＱ７’は等しい。

以上のような、閾値電圧出力回路１０と、基準電流制御回路１２と、カレントミラー回路１５と、差動増幅回路１６と、差動増幅回路のレプリカ回路１４と、ＣＭＯＳインバータＩＶ１と、ＣＭＯＳインバータＩＶ２の構成によって、Vin(+)とVin(-)が等しいときには、差動増幅回路１６の第１の出力ノードＣおよび第２の出力ノードＢの電位は、差動増幅回路のレプリカ回路１４の出力ノードＡ、Ａ’及び閾値電圧出力回路１０の出力ノードＸの電位Vthと等しくなる。その結果、第１の出力ノードＣと接続されるＣＭＯＳインバータＩＶ２の入力ノードＣ’には、ＣＭＯＳインバータＩＶ２の閾値電圧Vthが入力される。

ＣＭＯＳインバータＩＶ３は、ＰチャネルＭＯＳトランジスタＱ８と、ＮチャネルＭＯＳトランジスタＱ９とを備える。ＰチャネルＭＯＳトランジスタＱ８は、そのソースがコア電源VCCcoreに接続される。ＮチャネルＭＯＳトランジスタＱ９は、そのソースが接地電源に接続される。ＣＭＯＳインバータＩＶ３の入力ノードＤ’は、ＣＭＯＳインバータＩＶ２の出力ノードＤに接続される。また、ＣＭＯＳインバータＩＶ３の出力ノードＥは、図示しない内部コアと接続し、出力信号Ｖｏｕｔを内部コアへ出力する。

以上のように、本発明の実施形態のレシーバアンプ回路１００は、図４に示す従来のレシーバアンプ回路４００のようにＩ０電源からコア電源へ電圧をシフトする、レベルダウン回路３６が不要になる。

また、本発明の実施形態のレシーバアンプ回路１００は、Vin(+)とVin(-)が等しいときには、ＣＭＯＳインバータＩＶ２の入力ノードＣ′の電圧が、ＣＭＯＳインバータＩＶ２の閾値電圧Vthとなる。このノードＣの電位は電源電圧、温度、及びプロセス変動の各種条件に従って、常にＣＭＯＳインバータＩＶ２にとって最も増幅に適した電位となるため、いわゆる信号のDuty（＝シリアル信号の時間幅）が電源電圧、温度、およびプロセス変動の各種条件によらず一定に保つことができる。電源電圧、温度、およびプロセス変動の各種条件が変動した場合に、従来のレシーバアンプ回路４００では、シリアル信号のDutyが変動したが、本発明の実施形態のレシーバアンプ回路４００では、シリアル信号のDutyが変動しないので、高速性、低電圧性、広範囲電源電圧動作性および広範囲入力電圧動作性を得ることができる。

また従来のレシーバアンプ回路４００では、電源電圧、温度、およびプロセス変動の各種条件が変動した際に電流駆動能力を上げるために素子サイズを大きくしなければならず回路の面積が大きくなっていた。これに対して、本発明の実施形態のレシーバアンプ回路１００では、電源電圧、温度、プロセス変動の各種条件が変動したとしてもシリアル信号のDutyが劣化せず、回路の小面積が実現できる。さらに、素子サイズが小さいため内部の寄生容量が極めて小さく、高速動作にさらに寄与する。

以上より、本発明の実施形態のレシーバアンプ回路１００によれば、高速動作、低面積、低電源電圧動作、広範囲電源電圧動作および広範囲入力電圧動作を実現することができる。

［第２の実施形態］
図２は、第２の実施形態のレシーバアンプ回路２００を表わす図である。

図２を参照して、このレシーバアンプ回路２００は、閾値電圧出力回路２０と、基準電流制御回路２２と、カレントミラー回路２５と、差動増幅回路２６と、差動増幅回路のレプリカ回路２４と、バッファ回路２８とを備える。

閾値電圧出力回路２０は、ＰチャネルＭＯＳトランジスタＱ６”とＮチャネルＭＯＳトランジスタＱ７”とからなるＣＭＯＳインバータＩＶ０で構成されている。このＣＭＯＳインバータＩＶ０の入力と出力が短絡されており、ＣＭＯＳインバータＩＶ０は、ＣＭＯＳインバータＩＶ０の閾値電圧Vthを出力する。そして、ＣＭＯＳインバータＩＶ０に含まれるトランジスタＱ６”、Ｑ７”と、バッファ回路２８に含まれるＣＭＯＳインバータＩＶ２に含まれるトランジスタＱ６’、Ｑ７’とは、素子サイズが同一または比例関係にあるので、ＣＭＯＳインバータＩＶ０が出力する閾値電圧Vthは、ＣＭＯＳインバータＩＶ２の閾値電圧Vthと等しい。それゆえ、閾値電圧出力回路２０は、ＣＭＯＳインバータＩＶ２の閾値電圧Vthを出力する。ＰチャネルＭＯＳトランジスタＱ６”のソースは、IO電源VCCIOに接続され、ＮチャネルＭＯＳトランジスタＱ７”のソースは、接地電源に接続される。

基準電流制御回路２２は、基準電流Ｉ１の大きさを制御する。基準電流制御回路２２は、差動オペアンプＯＰ１と、ＮチャネルＭＯＳトランジスタＱ１と、抵抗Ｒ１とを含む。

差動オペアンプＯＰ１の正の入力端子には、閾値電圧出力回路２０の出力ノードＸと接続され、差動増幅回路のレプリカ回路２４の短絡された出力ノードＡ、Ａ’と接続される。ＮチャネルＭＯＳトランジスタＱ１は、そのゲートが差動オペアンプＯＰ１の出力と接続され、そのドレインが抵抗Ｒ１に接続され、そのソースがカレントミラー回路２５に含まれるＮチャネルＭＯＳトランジスタＱ２のドレインに接続される。抵抗Ｒ１は、その一端がＮチャネルＭＯＳトランジスタＱ１のドレインに接続され、その他端がIO電源VCCIOに接続される。

カレントミラー回路２５は、ＮチャネルＭＯＳトランジスタＱ２と、ＮチャネルＭＯＳトランジスタＱ３と、ＮチャネルＭＯＳトランジスタＱ３’とを含む。ＮチャネルＭＯＳトランジスタＱ３およびＱ３’のサイズは等しく、それらはＮチャネルＮＯＳトランジスタＱ２のサイズの実数倍である。

ＮチャネルＭＯＳトランジスタＱ２は、そのゲートおよびそのドレインが接続され、その接続ノードに、ＮチャネルＭＯＳトランジスタＱ３’のゲート、ＮチャネルＭＯＳトランジスタＱ３のゲートおよびＮチャネルＭＯＳトランジスタＱ１のソースが接続される。また、ＮチャネルＭＯＳトランジスタＱ２は、そのソースが接地電源に接続される。

ＮチャネルＭＯＳトランジスタＱ３’は、そのゲートがＮチャネルＭＯＳトランジスタＱ２のゲートおよびドレインに接続され、そのドレインが差動増幅回路のレプリカ回路２４のＮチャネルＭＯＳトランジスタＱ４’およびＱ５’のソースに接続され、そのソースが接地電源に接続される。

ＮチャネルＭＯＳトランジスタＱ３は、そのゲートがＮチャネルＭＯＳトランジスタＱ２のゲートおよびドレインに接続され、そのドレインが差動増幅回路２６のＮチャネルＭＯＳトランジスタＱ４およびＱ５のソースに接続され、そのソースが接地電源に接続される。

上記の構成によって、ＮチャネルＭＯＳトランジスタＱ２を通って基準電流制御回路２２に供給される基準電流Ｉ１の大きさの実数倍のミラー電流が、ＮチャネルＭＯＳトランジスタＱ３を通って差動増幅回路２６に供給され、ＮチャネルＭＯＳトランジスタＱ３’を通って差動増幅回路のレプリカ回路２４に供給される。

差動増幅回路２６は、ＮチャネルＭＯＳトランジスタＱ４と、ＮチャネルＭＯＳトランジスタＱ５と、抵抗Ｒ２と、抵抗Ｒ３と、抵抗Ｒ４とを含む。ＮチャネルＭＯＳトランジスタＱ４とＮチャネルＭＯＳトランジスタＱ５のサイズは等しい。また、抵抗Ｒ３と抵抗Ｒ４の抵抗値は等しい。

ＮチャネルＭＯＳトランジスタＱ４のソースと、ＮチャネルＭＯＳトランジスタＱ５のソースとが接続し、その接続ノードがＮチャネルＭＯＳトランジスタＱ３のドレインに接続され、ミラー電流Ｉ２が入力される。

ＮチャネルＭＯＳトランジスタＱ４のゲートには、高速差動小振幅信号の一方の信号Vin（+）が入力される。ＮチャネルＭＯＳトランジスタＱ５のゲートには、高速差動小振幅信号の一方の信号Vin（-）が入力される。

ＮチャネルＭＯＳトランジスタＱ４のドレインが抵抗Ｒ３と接続し、ＮチャネルＭＯＳトランジスタＱ５のドレインが抵抗Ｒ４と接続する。

抵抗Ｒ３は、その一端がＮチャネルＭＯＳトランジスタＱ４のドレインに接続され、その他端が抵抗Ｒ２に接続される。抵抗Ｒ４は、その一端がＮチャネルＭＯＳトランジスタＱ５のドレインに接続され、その他端が抵抗Ｒ２に接続される。抵抗Ｒ２は、一端が抵抗Ｒ３および抵抗Ｒ４に接続し、他端がIO電源VCCIOに接続される。

差動増幅回路のレプリカ回路２４は、差動増幅回路２６と全く同じ回路構成で、含まれる素子のサイズおよび特性も同一である。

差動増幅回路のレプリカ回路２４は、ＮチャネルＭＯＳトランジスタＱ４’と、ＮチャネルＭＯＳトランジスタＱ５’と、抵抗Ｒ２’と、抵抗Ｒ３’と、抵抗Ｒ４’とを含む。ＮチャネルＭＯＳトランジスタＱ４’とＮチャネルＭＯＳトランジスタＱ５’のサイズは等しい。また、抵抗Ｒ３’と抵抗Ｒ４’の抵抗値は等しい。

ＮチャネルＭＯＳトランジスタＱ４’のソースと、ＮチャネルＭＯＳトランジスタＱ５’のソースとが接続し、その接続ノードがＮチャネルＭＯＳトランジスタＱ３’のドレインに接続され、ミラー電流Ｉ２’が入力される。

ＮチャネルＭＯＳトランジスタＱ４’のゲートには、高速差動小振幅信号の一方の信号Vin（+）が入力される。ＮチャネルＭＯＳトランジスタＱ５’のゲートには、高速差動小振幅信号の他方の信号Vin（-）が入力される。

ＮチャネルＭＯＳトランジスタＱ４’のドレインが抵抗Ｒ４’と接続し、ＮチャネルＭＯＳトランジスタＱ５’のドレインが抵抗Ｒ３’と接続する。

抵抗Ｒ４’は、その一端がＮチャネルＭＯＳトランジスタＱ４’のドレインに接続され、その他端が抵抗Ｒ２’に接続される。抵抗Ｒ３’は、その一端がＮチャネルＭＯＳトランジスタＱ５’のドレインに接続され、その他端が抵抗Ｒ２’に接続される。抵抗Ｒ２’は、一端が抵抗Ｒ３’および抵抗Ｒ４’に接続し、他端がIO電源VCCIOに接続される。

差動増幅回路２６の第１の出力ノードＣは、ＣＭＯＳインバータＩＶ２の入力ノードＣ’と接続する。差動増幅回路２６の第２の出力ノードＢは、ＣＭＯＳインバータＩＶ１の入力ノードＢ’と接続する。

また、差動増幅回路のレプリカ回路２４の第１の出力ノードＡと第２の出力ノードＡ’は短絡され、短絡された出力ノードＡ、Ａ’は、差動オペアンプＯＰ１の負の入力端子と接続する。これにより、出力ノードＡ、Ａ’の電位が基準電流制御回路２２の差動オペアンプＯＰ１に負帰還されて、差動増幅回路のレプリカ回路２４の出力ノードＡ、Ａ’の電位は、閾値電圧出力回路２０の出力ノードＸの電圧Vthと等しくなる。

バッファ回路２８は、ＣＭＯＳインバータＩＶ１と、ＣＭＯＳインバータＩＶ２と、ＣＭＯＳインバータＩＶ３とを含む。

ＣＭＯＳインバータＩＶ１は、ＰチャネルＭＯＳトランジスタＱ６と、ＮチャネルＭＯＳトランジスタＱ７とを備える。ＰチャネルＭＯＳトランジスタＱ６は、そのソースがIO電源VCCIOに接続される。ＮチャネルＭＯＳトランジスタＱ７は、そのソースが接地電源に接続される。ＣＭＯＳインバータＩＶ１の入力ノードＢ’は、差動増幅回路２６の第２の出力ノードＢに接続される。

ＣＭＯＳインバータＩＶ２は、ＰチャネルＭＯＳトランジスタＱ６’と、ＮチャネルＭＯＳトランジスタＱ７’とを備える。ＰチャネルＭＯＳトランジスタＱ６’は、そのソースがIO電源VCCIOに接続される。ＮチャネルＭＯＳトランジスタＱ７’は、そのソースが接地電源に接続される。ＣＭＯＳインバータＩＶ２の入力ノードＣ’は、差動増幅回路２６の第１の出力ノードＣに接続され、出力ノードＤが、ＣＭＯＳインバータＩＶ３の入力ノードＤ’に接続される。

以上のような、閾値電圧出力回路２０と、基準電流制御回路２２と、カレントミラー回路２５と、差動増幅回路２６と、差動増幅回路のレプリカ回路２４と、ＣＭＯＳインバータＩＶ１と、ＣＭＯＳインバータＩＶ２の構成によって、Vin(+)とVin(-)が等しいときには、差動増幅回路２６の第１の出力ノードＣおよび第２の出力ノードＢの電位は、差動増幅回路のレプリカ回路２４の出力ノードＡ、Ａ’及び閾値電圧出力回路２０の出力ノードＸの電位Vthと等しくなる。その結果、第１の出力ノードＣと接続されるＣＭＯＳインバータＩＶ２の入力ノードＣ’には、ＣＭＯＳインバータＩＶ２の閾値電圧Vthが入力される。

ＣＭＯＳインバータＩＶ３は、ＰチャネルＭＯＳトランジスタＱ８と、ＮチャネルＭＯＳトランジスタＱ９とを備える。ＰチャネルＭＯＳトランジスタＱ８は、そのソースがIO電源VCCIOに接続される。ＮチャネルＭＯＳトランジスタＱ９は、そのソースが接地電源に接続される。ＣＭＯＳインバータＩＶ３の入力ノードＤ’は、ＣＭＯＳインバータＩＶ２の出力ノードＤに接続される。また、ＣＭＯＳインバータＩＶ３の出力ノードＥは、図示しない内部コアと接続し、出力信号Ｖｏｕｔを内部コアへ出力する。

以上のように、第２の実施形態のレシーバアンプ回路２００は、第１の実施形態のレシーバアンプ回路１００と同様に、レベルダウン回路が不要になる。また、レシーバアンプ回路２００は、そのノードＣの電位が電源電圧、温度、及びプロセス変動の各種条件に従って、常にＣＭＯＳインバータＩＶ２にとって最も増幅に適した電位となるため、信号のDuty（＝シリアル信号の時間幅）を電源電圧、温度、およびプロセス変動の各種条件によらず一定に保つことができ、高速動作、低面積、低電源電圧動作、広範囲電源電圧動作および広範囲入力電圧動作を実現することができる。また、第２の実施の形態のレシーバアンプ回路２００は、接地電源とIO電源VCCIOで動作することができる。

［第３の実施形態］
図３は、第３の実施形態のレシーバアンプ回路３００を表わす図である。

図３を参照して、このレシーバアンプ回路３００は、閾値電圧出力回路１０と、基準電流制御回路１２と、カレントミラー回路３５と、差動増幅回路１６と、バッファ回路１８とを備える。

閾値電圧出力回路１０は、ＰチャネルＭＯＳトランジスタＱ６”とＮチャネルＭＯＳトランジスタＱ７”とからなるＣＭＯＳインバータＩＶ０で構成されている。このＣＭＯＳインバータＩＶ０の入力と出力が短絡されており、ＣＭＯＳインバータＩＶ０は、ＣＭＯＳインバータＩＶ０の閾値電圧Vthを出力する。そして、ＣＭＯＳインバータＩＶ０に含まれるトランジスタＱ６”、Ｑ７”と、バッファ回路１８に含まれるＣＭＯＳインバータＩＶ２に含まれるトランジスタＱ６’、Ｑ７’とは、素子サイズが同一または比例関係にあるので、ＣＭＯＳインバータＩＶ０が出力する閾値電圧Vthは、ＣＭＯＳインバータＩＶ２の閾値電圧Vthと等しい。それゆえ、閾値電圧出力回路１０は、ＣＭＯＳインバータＩＶ２の閾値電圧Vthを出力する。ＰチャネルＭＯＳトランジスタＱ６”のソースは、コア電源VCCcoreに接続され、ＮチャネルＭＯＳトランジスタＱ７”のソースは、接地電源に接続される。

差動オペアンプＯＰ１の正の入力端子には、閾値電圧出力回路１０の出力ノードＸと接続され、差動増幅回路１６の第２の出力ノードＢと接続される。ＮチャネルＭＯＳトランジスタＱ１は、そのゲートが差動オペアンプＯＰ１の出力と接続され、そのソースが抵抗Ｒ１に接続され、そのドレインがカレントミラー回路３５に含まれるＰチャネルＭＯＳトランジスタＱ２のドレインに接続される。抵抗Ｒ１は、その一端がＮチャネルＭＯＳトランジスタＱ１のソースに接続され、その他端が接地電源に接続される。

カレントミラー回路３５は、ＰチャネルＭＯＳトランジスタＱ２と、ＰチャネルＭＯＳトランジスタＱ３とを含み。ＰチャネルＭＯＳトランジスタＱ３のサイズは、ＰチャネルＮＯＳトランジスタＱ２のサイズの実数倍である。

ＰチャネルＭＯＳトランジスタＱ２は、そのゲートおよびそのドレインが接続され、その接続ノードに、ＰチャネルＭＯＳトランジスタＱ３のゲートおよびＮチャネルＭＯＳトランジスタＱ１のドレインが接続される。また、ＰチャネルＭＯＳトランジスタＱ２は、そのソースがIO電源VCCIOに接続される。

上記の構成によって、ＰチャネルＭＯＳトランジスタＱ２を通って基準電流制御回路１２に供給される基準電流Ｉ１の大きさの実数倍のミラー電流が、ＰチャネルＭＯＳトランジスタＱ３を通って差動増幅回路１６に供給される。

差動増幅回路１６の第１の出力ノードＣは、ＣＭＯＳインバータＩＶ２の入力ノードＣ’と接続する。差動増幅回路１６の第２の出力ノードＢは、ＣＭＯＳインバータＩＶ１の入力ノードＢ’と接続する。また、第２の出力ノードＢは、差動オペアンプＯＰ１の負の入力端子と接続する。これにより、第２の出力ノードＢの電位が基準電流制御回路１２に負帰還されて、第２の出力ノードＢの電位は、閾値電圧出力回路１０の出力ノードＸの電圧Vthと等しくなる。

ＰチャネルＭＯＳトランジスタＱ６とＰチャネルＭＯＳトランジスタＱ６’のサイズが等しく、ＮチャネルＭＯＳトランジスタＱ７と、ＮチャネルＭＯＳトランジスタＱ７’は等しい。したがって、Vin(+)とVin(-)が等しいときには、差動増幅回路１６の第２の出力ノードＢの電位は、差動増幅回路１６の第１の出力ノードＣ及び閾値電圧出力回路１０の出力ノードＸの電位と等しい。その結果、第１の出力ノードＣと接続されるＣＭＯＳインバータＩＶ２の入力ノードＣ’には、ＣＭＯＳインバータＩＶ２の閾値電圧Vthが入力される。

以上のように第３の実施形態のレシーバアンプ回路３００は、第１の実施形態のレシーバアンプ回路１００および第２の実施形態のレシーバアンプ回路２００と同様に、レベルダウン回路が不要になる。また、レシーバアンプ回路３００は、そのノードＣの電位が電源電圧、温度、及びプロセス変動の各種条件に従って、常にＣＭＯＳインバータＩＶ２にとって最も増幅に適した電位となるため、信号のDuty（＝シリアル信号の時間幅）を電源電圧、温度、およびプロセス変動の各種条件によらず一定に保つことができ、高速動作、低面積、低電源電圧動作、広範囲電源電圧動作および広範囲入力電圧動作を実現することができる。特に、レシーバアンプ回路３００は、高速動作と、低面積および広範囲入力電圧動作において効果がある。また、第３の実施の形態のレシーバアンプ回路３００は、差動増幅回路のレプリカ回路を含まないので、回路の構成を簡易化できる。

（変形例）
第３の実施形態のレシーバアンプ回路３００において、差動増幅回路１６の第２の出力ノードＢが、差動オペアンプＯＰ１の負の入力端子と接続されるものとしたが、これに限定されるものではなく、差動増幅回路１６の第１の出力ノードＣが、差動オペアンプＯＰ１の負の入力端子と接続されるものとしてもよい。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

第１の実施形態のレシーバアンプ回路を表わす図である。第２の実施形態のレシーバアンプ回路を表わす図である。第３の実施形態のレシーバアンプ回路を表わす図である。従来のレシーバアンプ回路を表わす図である。

符号の説明

１０，２０，３０閾値電圧出力回路、１２，２２基準電流制御回路、１４，２４差動増幅回路のレプリカ回路、１５，２５，３５カレントミラー回路、１６，２６差動増幅回路、１８，２８，１３５バッファ回路、３２定電流回路、３４ Input-stage-amp回路、３６レベルダウン回路、３８ Gain-stage-amp回路、ＩＶ０，ＩＶ１，ＩＶ２，ＩＶ３ＣＭＯＳインバータ、Ｒ１，Ｒ２，Ｒ３，Ｒ４抵抗、Ｑ１，Ｑ２，Ｑ３，Ｑ３’，Ｑ４，Ｑ４’，Ｑ５，Ｑ５’，Ｑ６，Ｑ６’，Ｑ６”，Ｑ７，Ｑ７’，Ｑ７”，Ｑ８，Ｑ９，Ｑ１０，Ｑ１１，Ｑ１２，Ｑ１３，Ｑ１４，Ｑ１５ＭＯＳトランジスタ、ＯＰ１差動オペアンプ、１００，２００，３００，４００レシーバアンプ回路。

Claims

第１のＣＭＯＳインバータを含むバッファ回路と、
前記第１のＣＭＯＳインバータの閾値電圧を出力する閾値電圧出力回路と、
基準電流の大きさを制御する基準電流制御回路と、
２つの入力端子から入力される信号を差動増幅する差動増幅回路と、
前記基準電流制御回路に前記基準電流を供給し、前記基準電流のミラー電流を前記差動増幅回路に供給するカレントミラー回路とを備え、
前記第１のＣＭＯＳインバータの入力端子と、前記差動増幅回路の第１の出力端子とが接続され、
前記基準電流制御回路は、前記閾値電圧出力回路が出力する閾値電圧と前記第１のＣＭＯＳインバータの入力電圧の差分に基づいて前記基準電流の大きさを制御する、レシーバアンプ回路。
前記閾値電圧出力回路は、第２のＣＭＯＳインバータを含み、
前記第２のＣＭＯＳインバータの入力と出力とが短絡し、
前記第２のＣＭＯＳインバータに含まれるトランジスタのサイズは、前記第１のＣＭＯＳインバータに含まれるトランジスタのサイズに比例する、請求項１記載のレシーバアンプ回路。
前記バッファ回路は、さらに、
前記差動増幅回路の他方の出力端子と接続される第３のＣＭＯＳインバータを含み、
前記第３のＣＭＯＳインバータに含まれるトランジスタのサイズは、前記第１のＣＭＯＳインバータに含まれるトランジスタのサイズと実質的に同じである、請求項１記載のレシーバアンプ回路。
前記レシーバアンプ回路は、さらに、前記差動増幅回路のレプリカ回路を備え、
前記カレントミラー回路は、さらに、前記基準電流制御回路に流れる基準電流のミラー電流を前記レプリカ回路に供給する、請求項１記載のレシーバアンプ回路。
前記レプリカ回路の２つの出力端子の間は、短絡され、
前記基準電流制御回路は、
正の入力端子が前記閾値電圧出力回路の出力に接続され、負の入力端子が前記レプリカ回路の前記短絡された出力端子に接続される差動アンプと、
前記差動アンプの出力に接続されるトランジスタとを含み、
前記トランジスタは、前記カレントミラー回路に接続される、請求項４記載のレシーバアンプ回路。
前記基準電流制御回路は、
正の入力端子が前記閾値電圧制御回路の出力に接続され、負の入力端子が前記差動増幅回路の前記第１の出力端子または第２の出力端子に接続される差動アンプと、
前記差動アンプの出力に接続されるトランジスタとを含み、
前記トランジスタは、前記カレントミラー回路に接続される、請求項１記載のレシーバアンプ回路。
前記第１のＣＭＯＳインバータ、前記第２のＣＭＯＳインバータおよび前記第３のＣＭＯＳインバータにそれぞれ含まれる２つのトランジスタのうち、一方のトランジスタは、第１の電源に接続され、他方は第２の電源に接続され、
前記カレントミラー回路は、第３の電源に接続され、
前記差動増幅回路および前記基準電流制御回路は、前記第１の電源に接続される、請求項１記載のレシーバアンプ回路。
前記第１のＣＭＯＳインバータ、前記第２のＣＭＯＳインバータおよび前記第３のＣＭＯＳインバータにそれぞれ含まれる２つのトランジスタのうち、一方のトランジスタは、第１の電源に接続され、他方は第２の電源に接続され、
前記カレントミラー回路は、前記第１の電源に接続され、
前記差動増幅回路および前記基準電流制御回路は、前記第２の電源に接続される、請求項１記載のレシーバアンプ回路。