JPH0730340A - 改良した共通モードのリジェクションを有する差動入力段 - Google Patents
改良した共通モードのリジェクションを有する差動入力段Info
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- JPH0730340A JPH0730340A JP3240303A JP24030391A JPH0730340A JP H0730340 A JPH0730340 A JP H0730340A JP 3240303 A JP3240303 A JP 3240303A JP 24030391 A JP24030391 A JP 24030391A JP H0730340 A JPH0730340 A JP H0730340A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
- H03F3/45183—Long tailed pairs
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- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3001—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor with field-effect transistors
- H03F3/3022—CMOS common source output SEPP amplifiers
- H03F3/3023—CMOS common source output SEPP amplifiers with asymmetrical driving of the end stage
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- H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
- H03F3/45632—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit
- H03F3/45695—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit by using feedforward means
- H03F3/45699—Measuring at the input circuit of the differential amplifier
- H03F3/45717—Controlling the loading circuit of the differential amplifier
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45626—Indexing scheme relating to differential amplifiers the LC comprising biasing means controlled by the input signal
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 共通モード入力信号によって誘起される電流
増分用の別のソースを設けて、差動入力段の出力電流の
増分を差動／シングル・エンド変換器を通って流さず、
出力電圧に影響を及ぼさないようにする。１次および２
次差動入力トランジスタを有する差動入力段５０が提供
され、ここで同じ共通モード入力信号に応答して動作す
る上記の２次差動トランジスタ５８，６０は上記の１次
差動トランジスタ５２，５４を通って流れる電流と等し
い電流を導通して１次差動トランジスタに流れる名目電
流を供給する。デュアル出力電流ミラー６４，６６，６
８は１次差動トランジスタを通って流れる電流を供給し
ているので、１次差動トランジスタを通って流れている
差動電流に応答して通常動作している差動／シングル・
エンド変換器３６は、共通モード入力信号によって誘起
されるいずれの電流の増分も導通せず、したがって、そ
の出力電圧には変化が生じない。
増分用の別のソースを設けて、差動入力段の出力電流の
増分を差動／シングル・エンド変換器を通って流さず、
出力電圧に影響を及ぼさないようにする。１次および２
次差動入力トランジスタを有する差動入力段５０が提供
され、ここで同じ共通モード入力信号に応答して動作す
る上記の２次差動トランジスタ５８，６０は上記の１次
差動トランジスタ５２，５４を通って流れる電流と等し
い電流を導通して１次差動トランジスタに流れる名目電
流を供給する。デュアル出力電流ミラー６４，６６，６
８は１次差動トランジスタを通って流れる電流を供給し
ているので、１次差動トランジスタを通って流れている
差動電流に応答して通常動作している差動／シングル・
エンド変換器３６は、共通モード入力信号によって誘起
されるいずれの電流の増分も導通せず、したがって、そ
の出力電圧には変化が生じない。
Description
【０００１】
【産業上の利用分野】本発明は、１般的に差動入力段に
関し、更に詳しくは、改良した共通モードのリジェクシ
ョンを有する演算増幅器の差動入力段に関する。
関し、更に詳しくは、改良した共通モードのリジェクシ
ョンを有する演算増幅器の差動入力段に関する。
【０００２】
【従来の技術】全てではないにしても、大部分の演算増
幅器は差動入力信号に応答して１般的に差動／シングル
・エンド変換器によって代表的な出力電圧に変換される
差動出力電流を発生する差動入力段を有している。もし
差動入力信号がバランスしていれば、差動入力段の差動
出力電流はゼロである。差動入力信号がバランスした状
態から離れるにしたがって、差動出力電流はこれにつれ
て大きさが増加し、したがって出力電圧を増加させる。
理想的には、入力信号がバランスしない場合にのみ、差
動入力段は非ゼロの差動出力電流を発生する。しかし、
従来の差動入力段はその入力に現れる共通モード信号を
受けやすく、このことによって、また非ゼロの出力電流
が発生され、出力電圧に望ましくないシフトが生じる。
幅器は差動入力信号に応答して１般的に差動／シングル
・エンド変換器によって代表的な出力電圧に変換される
差動出力電流を発生する差動入力段を有している。もし
差動入力信号がバランスしていれば、差動入力段の差動
出力電流はゼロである。差動入力信号がバランスした状
態から離れるにしたがって、差動出力電流はこれにつれ
て大きさが増加し、したがって出力電圧を増加させる。
理想的には、入力信号がバランスしない場合にのみ、差
動入力段は非ゼロの差動出力電流を発生する。しかし、
従来の差動入力段はその入力に現れる共通モード信号を
受けやすく、このことによって、また非ゼロの出力電流
が発生され、出力電圧に望ましくないシフトが生じる。
【０００３】「共通モードのリジェクション」という用
語は、同時に両方の入力に同じ大きさの同相の信号とし
て現れ、差動／シングル・エンド変換器の出力信号に望
ましくないシフトを発生する共通モード入力信号を演算
増幅器の差動入力段がいかにうまく拒絶するかの尺度で
ある。出力電圧に対する共通モードの入力信号の比率は
１般的にデシベル（ｄＢ）で表され、これは、共通モー
ド入力信号が所与の場合、演算増幅器がゼロの出力電圧
を保持する範囲を示す。１般的な共通モードのリジェク
ション比は１００ｄＢである。
語は、同時に両方の入力に同じ大きさの同相の信号とし
て現れ、差動／シングル・エンド変換器の出力信号に望
ましくないシフトを発生する共通モード入力信号を演算
増幅器の差動入力段がいかにうまく拒絶するかの尺度で
ある。出力電圧に対する共通モードの入力信号の比率は
１般的にデシベル（ｄＢ）で表され、これは、共通モー
ド入力信号が所与の場合、演算増幅器がゼロの出力電圧
を保持する範囲を示す。１般的な共通モードのリジェク
ション比は１００ｄＢである。
【０００４】
【発明が解決しようとする課題】共通モードのリジェク
ション比を改良するために多くの技術が考案され、これ
らの１つは、入力段の差動トランジスタの共通ソース端
子に高いインピーダンスを与えるカスコード（ｃａｓｃ
ｏｄｅ）電流ソース（２つの直列トランジスタ）として
従来技術の議論に含まれている。差動入力トランジスタ
のソースに高いインピーダンスをえる目的は、出力信号
にシフトを生じる主な要素である共通モード入力信号に
よって誘起される全ての電流の流れの増分を抑制するこ
とである。カスコード電流ソースのような従来技術によ
る解決法は、カスコード電流ソースのインピーダンスを
電流増分を抑制するのに十分な大きさにすることが困難
であるという点で、満足な共通モードのリジェクション
を与える場合に１つまたはこれ以上の問題を依然として
有している。更に、カスコード電流ソースの２つの直列
に結合したトランジスタによって、差動入力信号の動的
範囲が制限される。より望ましいアプローチは、電流の
増分を抑制しようとすることではなく、この電流の増分
用の別のソースを設けることであり、その結果、差動入
力段の出力電流の増分は差動／シングル・エンド変換器
を通って流れず、したがってその出力電圧に影響を及ぼ
さない。
ション比を改良するために多くの技術が考案され、これ
らの１つは、入力段の差動トランジスタの共通ソース端
子に高いインピーダンスを与えるカスコード（ｃａｓｃ
ｏｄｅ）電流ソース（２つの直列トランジスタ）として
従来技術の議論に含まれている。差動入力トランジスタ
のソースに高いインピーダンスをえる目的は、出力信号
にシフトを生じる主な要素である共通モード入力信号に
よって誘起される全ての電流の流れの増分を抑制するこ
とである。カスコード電流ソースのような従来技術によ
る解決法は、カスコード電流ソースのインピーダンスを
電流増分を抑制するのに十分な大きさにすることが困難
であるという点で、満足な共通モードのリジェクション
を与える場合に１つまたはこれ以上の問題を依然として
有している。更に、カスコード電流ソースの２つの直列
に結合したトランジスタによって、差動入力信号の動的
範囲が制限される。より望ましいアプローチは、電流の
増分を抑制しようとすることではなく、この電流の増分
用の別のソースを設けることであり、その結果、差動入
力段の出力電流の増分は差動／シングル・エンド変換器
を通って流れず、したがってその出力電圧に影響を及ぼ
さない。
【０００５】したがって、差動入力信号の全範囲に渡っ
て共通モード入力信号が存在する場合に実質的にゼロの
出力信号を与えるための改良した共通モードのリジェク
ションを有する差動入力段に対する必要性が存在する。
て共通モード入力信号が存在する場合に実質的にゼロの
出力信号を与えるための改良した共通モードのリジェク
ションを有する差動入力段に対する必要性が存在する。
【０００６】したがって、本発明の目的は、改良した差
動入力段を提供することである。
動入力段を提供することである。
【０００７】本発明の他の目的は、高い共通モードのリ
ジェクション比を有する改良した差動入力段を提供する
ことである。
ジェクション比を有する改良した差動入力段を提供する
ことである。
【０００８】本発明の更に他の目的は、差動入力信号の
全領域に渡って共通モード入力信号の存在する場合、実
質的にゼロの出力信号を有する改良した差動入力段を提
供することである。
全領域に渡って共通モード入力信号の存在する場合、実
質的にゼロの出力信号を有する改良した差動入力段を提
供することである。
【０００９】本発明の更に他の目的は、共通モード入力
信号によって誘起された全ての電流の増分用の別のソー
スを設け、その結果、差動入力段の出力信号の増分が差
動／シングル・エンド変換器を通って流れず、したがっ
てその出力電圧に影響を及ぼさない改良した差動入力段
を提供することである。
信号によって誘起された全ての電流の増分用の別のソー
スを設け、その結果、差動入力段の出力信号の増分が差
動／シングル・エンド変換器を通って流れず、したがっ
てその出力電圧に影響を及ぼさない改良した差動入力段
を提供することである。
【００１０】
【課題を解決するための手段】上記およびその他の目的
によれば、第１および第２入力信号に応答する差動入力
段が提供され、これは、第１および第２電流を発生する
第１および第２出力を有する電流供給回路によって構成
される。第１および第２トランジスタのゲートは結合さ
れて第１および第２入力信号を受け取り、これらのトラ
ンジスタのソースはこの電流供給回路の第１出力に結合
される。電流ミラー回路が含まれ、これは１つの入力と
第１および第２出力を有し、それぞれの出力電流を発生
し、これらの出力の合計は第１電流に等しい。電流ミラ
ー回路の第１出力は第１トランジスタのドレインに結合
され、第２出力は第２トランジスタのドレインに結合さ
れる。第１回路は電流ミラー回路の入力と電流供給回路
の第２出力に結合され、第１および第２信号に応答して
動作して第２電流を導通する。
によれば、第１および第２入力信号に応答する差動入力
段が提供され、これは、第１および第２電流を発生する
第１および第２出力を有する電流供給回路によって構成
される。第１および第２トランジスタのゲートは結合さ
れて第１および第２入力信号を受け取り、これらのトラ
ンジスタのソースはこの電流供給回路の第１出力に結合
される。電流ミラー回路が含まれ、これは１つの入力と
第１および第２出力を有し、それぞれの出力電流を発生
し、これらの出力の合計は第１電流に等しい。電流ミラ
ー回路の第１出力は第１トランジスタのドレインに結合
され、第２出力は第２トランジスタのドレインに結合さ
れる。第１回路は電流ミラー回路の入力と電流供給回路
の第２出力に結合され、第１および第２信号に応答して
動作して第２電流を導通する。
【００１１】図１を参照して従来の技術を詳細に説明す
る。図１に示す従来技術による従来の差動入力段１０は
トランジスタ１６，１８によって形成されるカスコード
電流ソースに結合された共通ソースを有するトランジス
タ１２，１４を有する。トランジスタ１６，１８のゲー
トはバイアス電位ＶBIAS1 およびＶBIAS2 にそれぞれ応
答し、トランジスタ１８のソースは１般的にアース電位
で動作する電源用導体２０に結合される。トランジスタ
１２，１４のドレインはトランジスタ２２，２４のドレ
インおよびトランジスタ２６，２８のドレインにそれぞ
れ結合され、１方トランジスタ２２と２４のソースはＶ
DDのような正の電位で動作する電源用導体３０に結合さ
れる。トランジスタ２６，２８のソースは電源用導体２
０に結合され、トランジスタ２６，２８のゲートは結合
されてバイアス電位ＶBIAS3 を受け取り、１方トランジ
スタ２２，２４のゲートは共にトランジスタ２２のドレ
インに結合されて従来の電流ミラー回路を形成する。ノ
ード３２，３４は、ノード３４における出力信号の高イ
ンピーダンス点としてそれぞれトランジスタ２２，２４
のドレインに設けられる。電流ソース・トランジスタ２
６，２８をカスコード・トランジスタ対として設けるこ
とによって更に高いインピーダンスをノード３４に与え
ることが可能であることが理解できる。同様に、他の電
流ミラー状のトランジスタ２２，２４をノード３２，３
４および電源用導体３０との間でカスコードすることが
できることもまた理解できる。トランジスタ２２，２４
によって形成される電流ミラーと電流供給トランジスタ
２６，２８を組み合わせると、これは差動／シングル・
エンド変換器３６として動作し、これは結合されてトラ
ンジスタ１２，１４を流れる電流を受け取ると共にノー
ド３４に１つの出力電圧を与える。通常の動作の期間
中、トランジスタ１２，１４は、入力３８，４０に加え
られた差動入力信号に応答して差動電流を導通するバラ
ンスした差動対として機能する。トランジスタ２２を流
れる電流はトランジスタ１２とトランジスタ２６の両方
に供給され、トランジスタ２４を流れる電流はトランジ
スタ１４とトランジスタ２８によって形成される電流源
との間に分割される。トランジスタ２６，２８によっ
て、これらのトランジスタのゲートに加えらる同じバイ
アス電位ＶBIAS3の性質により等しい電流が導通され
る。入力３８に加えられる信号が入力４０に加えられる
信号よりも小さい場合の差動入力信号がバランスしてい
ないと、トランジスタ１２はトランジスタ１６，１８を
通って供給されるテール（ｔａｉｌ）電流のより小さい
部分を導通する。電流−ΔＩはトランジスタ１２，トラ
ンジスタ２２を通って流れ、ここでこの電流は電流ミラ
ーによってミラーされて電流−ΔＩとしてトランジスタ
２４から流出する。入力４０における電位がより高けれ
ば、トランジスタ１４を通って電流＋ΔＩが導通されて
−２ΔＩの合計差動電流が与えられ、これはノード３４
に流入してこのノード３４の電位を低下させる。また
は、入力３８に加えられる信号が入力４０に加えられる
信号よりも大きければ、差動電流プラス２ΔＩがノード
３４に流れ込み、これはノード３４の電位を上昇させ
る。したがって、差動入力信号は差動入力段１０と差動
／シングル・エンド変換器３６によってノード３４にお
けるシングル・エンド（単１）出力信号に変換される。
１つの重要な点は差動入力段１０の共通モードのリジェ
クションであり、ここで入力３８，４０に加えられた同
相で等しい大きさの共通モード信号によってノード３４
における出力信号に若干の変化が発生される。例えば、
入力３８，４０に加えられた高い共通モード信号が所定
であり、両方の入力信号が同じ量だけ増加するとすれ
ば、トランジスタ１２，１４のソースにおける増加した
電位のためにテール電流の増分がトランジスタ１６，１
８を流れるが、これはこれらのトランジスタの有限のド
レイン／ソース抵抗によるものである。このテール電流
の増分はまたトランジスタ１２，１４およびトランジス
タ２２，２４を通って流れ、これによってノード３４に
おける出力電位を低下させるが、このことは、良好な共
通モードのリジェクションを求める場合には望ましくな
い結果である。トランジスタ１６，１８をカスコード構
成にすることによって、これらのトランジスタを通るイ
ンピーダンスを増加することにより、トランジスタの電
流ソースが１つである場合と比較して共通モード入力信
号からのある種の免疫性が与えられる。しかし、トラン
ジスタ１６，１８を通るインピーダンスは限定されてい
るため、より高い抵抗によってテール電流の増分の流れ
を抑制しようとする試みは部分的な共通モードのリジェ
クションを達成することができるに過ぎない。カスコー
ド電流ソースの物理的特性が所与であるとすると電流の
流れの増分の影響に対応するため他のアプローチが必要
である。すなわち、電流の流れの増分を差動／シングル
・エンド変換器３６から隔離してその出力に対して共通
モード入力信号が流れるのを避けることが重要である。
更に、トランジスタ１６，１８のカスコード構成によ
って、入力３８，４０に加えられる入力信号の単１の大
きさはトランジスタ１６，１８の飽和電圧＋トランジス
タ１２，１４のゲート／ソース電位との合計よりも常に
大きくなければならないという点で、差動入力信号の動
的範囲が電源導体２０に対して制限される。多くの用途
は全範囲の差動入力信号を必要とするので、テール電流
ソースを１つのトランジスタに制限することがしばしば
必要である。不幸にして、１つのトランジスタによる電
流ソースはトランジスタ１２，１４のソースと電源導体
２０との間のインピーダンスを減少させ、これによって
共通モード入力信号に応答してテール電流の流れの増分
を増加させると共に共通モードのリジェクション比を低
下させる。
る。図１に示す従来技術による従来の差動入力段１０は
トランジスタ１６，１８によって形成されるカスコード
電流ソースに結合された共通ソースを有するトランジス
タ１２，１４を有する。トランジスタ１６，１８のゲー
トはバイアス電位ＶBIAS1 およびＶBIAS2 にそれぞれ応
答し、トランジスタ１８のソースは１般的にアース電位
で動作する電源用導体２０に結合される。トランジスタ
１２，１４のドレインはトランジスタ２２，２４のドレ
インおよびトランジスタ２６，２８のドレインにそれぞ
れ結合され、１方トランジスタ２２と２４のソースはＶ
DDのような正の電位で動作する電源用導体３０に結合さ
れる。トランジスタ２６，２８のソースは電源用導体２
０に結合され、トランジスタ２６，２８のゲートは結合
されてバイアス電位ＶBIAS3 を受け取り、１方トランジ
スタ２２，２４のゲートは共にトランジスタ２２のドレ
インに結合されて従来の電流ミラー回路を形成する。ノ
ード３２，３４は、ノード３４における出力信号の高イ
ンピーダンス点としてそれぞれトランジスタ２２，２４
のドレインに設けられる。電流ソース・トランジスタ２
６，２８をカスコード・トランジスタ対として設けるこ
とによって更に高いインピーダンスをノード３４に与え
ることが可能であることが理解できる。同様に、他の電
流ミラー状のトランジスタ２２，２４をノード３２，３
４および電源用導体３０との間でカスコードすることが
できることもまた理解できる。トランジスタ２２，２４
によって形成される電流ミラーと電流供給トランジスタ
２６，２８を組み合わせると、これは差動／シングル・
エンド変換器３６として動作し、これは結合されてトラ
ンジスタ１２，１４を流れる電流を受け取ると共にノー
ド３４に１つの出力電圧を与える。通常の動作の期間
中、トランジスタ１２，１４は、入力３８，４０に加え
られた差動入力信号に応答して差動電流を導通するバラ
ンスした差動対として機能する。トランジスタ２２を流
れる電流はトランジスタ１２とトランジスタ２６の両方
に供給され、トランジスタ２４を流れる電流はトランジ
スタ１４とトランジスタ２８によって形成される電流源
との間に分割される。トランジスタ２６，２８によっ
て、これらのトランジスタのゲートに加えらる同じバイ
アス電位ＶBIAS3の性質により等しい電流が導通され
る。入力３８に加えられる信号が入力４０に加えられる
信号よりも小さい場合の差動入力信号がバランスしてい
ないと、トランジスタ１２はトランジスタ１６，１８を
通って供給されるテール（ｔａｉｌ）電流のより小さい
部分を導通する。電流−ΔＩはトランジスタ１２，トラ
ンジスタ２２を通って流れ、ここでこの電流は電流ミラ
ーによってミラーされて電流−ΔＩとしてトランジスタ
２４から流出する。入力４０における電位がより高けれ
ば、トランジスタ１４を通って電流＋ΔＩが導通されて
−２ΔＩの合計差動電流が与えられ、これはノード３４
に流入してこのノード３４の電位を低下させる。また
は、入力３８に加えられる信号が入力４０に加えられる
信号よりも大きければ、差動電流プラス２ΔＩがノード
３４に流れ込み、これはノード３４の電位を上昇させ
る。したがって、差動入力信号は差動入力段１０と差動
／シングル・エンド変換器３６によってノード３４にお
けるシングル・エンド（単１）出力信号に変換される。
１つの重要な点は差動入力段１０の共通モードのリジェ
クションであり、ここで入力３８，４０に加えられた同
相で等しい大きさの共通モード信号によってノード３４
における出力信号に若干の変化が発生される。例えば、
入力３８，４０に加えられた高い共通モード信号が所定
であり、両方の入力信号が同じ量だけ増加するとすれ
ば、トランジスタ１２，１４のソースにおける増加した
電位のためにテール電流の増分がトランジスタ１６，１
８を流れるが、これはこれらのトランジスタの有限のド
レイン／ソース抵抗によるものである。このテール電流
の増分はまたトランジスタ１２，１４およびトランジス
タ２２，２４を通って流れ、これによってノード３４に
おける出力電位を低下させるが、このことは、良好な共
通モードのリジェクションを求める場合には望ましくな
い結果である。トランジスタ１６，１８をカスコード構
成にすることによって、これらのトランジスタを通るイ
ンピーダンスを増加することにより、トランジスタの電
流ソースが１つである場合と比較して共通モード入力信
号からのある種の免疫性が与えられる。しかし、トラン
ジスタ１６，１８を通るインピーダンスは限定されてい
るため、より高い抵抗によってテール電流の増分の流れ
を抑制しようとする試みは部分的な共通モードのリジェ
クションを達成することができるに過ぎない。カスコー
ド電流ソースの物理的特性が所与であるとすると電流の
流れの増分の影響に対応するため他のアプローチが必要
である。すなわち、電流の流れの増分を差動／シングル
・エンド変換器３６から隔離してその出力に対して共通
モード入力信号が流れるのを避けることが重要である。
更に、トランジスタ１６，１８のカスコード構成によ
って、入力３８，４０に加えられる入力信号の単１の大
きさはトランジスタ１６，１８の飽和電圧＋トランジス
タ１２，１４のゲート／ソース電位との合計よりも常に
大きくなければならないという点で、差動入力信号の動
的範囲が電源導体２０に対して制限される。多くの用途
は全範囲の差動入力信号を必要とするので、テール電流
ソースを１つのトランジスタに制限することがしばしば
必要である。不幸にして、１つのトランジスタによる電
流ソースはトランジスタ１２，１４のソースと電源導体
２０との間のインピーダンスを減少させ、これによって
共通モード入力信号に応答してテール電流の流れの増分
を増加させると共に共通モードのリジェクション比を低
下させる。
【００１２】
【実施例】図２は改良した差動入力段５０を示し、この
差動入力段５０は入力３８，４０に加えられる差動入力
信号に応答し、１次差動トランジスタ５２，５４を有
し、これらの１次トランジスタ５２，５４の各々は結合
されて差動入力信号を受け取るゲートと、トランジスタ
５６のドレインに共に結合されたソースを有する。トラ
ンジスタ５８，６０によって構成される２次差動対もま
た差動入力信号に応答し、トランジスタ６２のドレイン
に結合された共通ソースを有する。トランジスタ５６，
６２のゲートはバイアス信号ＶBIAS2 に応答し、１方こ
れらのトランジスタ５６，６２のソースは電源導体２０
に結合され、したがって同じ電流を導通する。差動入力
段５０は、またトランジスタ６４，６６，６８によって
構成されるディユアル出力電流ミラーを有し、これらの
トランジスタの各々は電源導体３０に結合された共通ソ
ースを有する。トランジスタ６４のドレインはトランジ
スタ５２のドレインに結合され、トランジスタ６６のド
レインはトランジスタ５８，６０のドレインに結合さ
れ、１方トランジスタ６８のドレインはトランジスタ５
４のドレインに結合される。トランジスタ６４，６６，
６８のゲートは共にトランジスタ６６のドレインに結合
される。差動／シングル・エンド変換器３６のような同
じ機能を有する他の構成要素には図１で使用したのと同
じ参照番号が付けられている。
差動入力段５０は入力３８，４０に加えられる差動入力
信号に応答し、１次差動トランジスタ５２，５４を有
し、これらの１次トランジスタ５２，５４の各々は結合
されて差動入力信号を受け取るゲートと、トランジスタ
５６のドレインに共に結合されたソースを有する。トラ
ンジスタ５８，６０によって構成される２次差動対もま
た差動入力信号に応答し、トランジスタ６２のドレイン
に結合された共通ソースを有する。トランジスタ５６，
６２のゲートはバイアス信号ＶBIAS2 に応答し、１方こ
れらのトランジスタ５６，６２のソースは電源導体２０
に結合され、したがって同じ電流を導通する。差動入力
段５０は、またトランジスタ６４，６６，６８によって
構成されるディユアル出力電流ミラーを有し、これらの
トランジスタの各々は電源導体３０に結合された共通ソ
ースを有する。トランジスタ６４のドレインはトランジ
スタ５２のドレインに結合され、トランジスタ６６のド
レインはトランジスタ５８，６０のドレインに結合さ
れ、１方トランジスタ６８のドレインはトランジスタ５
４のドレインに結合される。トランジスタ６４，６６，
６８のゲートは共にトランジスタ６６のドレインに結合
される。差動／シングル・エンド変換器３６のような同
じ機能を有する他の構成要素には図１で使用したのと同
じ参照番号が付けられている。
【００１３】差動入力段５０の動作は下記の通りであ
る。差動入力信号がバランスしている場合、トランジス
タ５２，５４は各々トランジスタ５６のゲートに加えら
れたバイアス電位ＶBIAS2 によって決定されるのと同じ
名目電流を導通する。トランジスタ５８，６０のゲート
はまた差動入力信号に応答し、電流供給トランジスタ６
２はまたバイアス電位ＶBIAS2 を受け取るので、トラン
ジスタ５８，６０はトランジスタ５２，５４と同じ電流
を導通する。トランジスタ６６，５８，６０，６２を有
する導通経路を通って流れる電流はトランジスタ６４，
６８によってミラーされ、トランジスタ５２，５４を通
って流れる名目電流を与える。したがって、バイアス電
位ＶBIAS2 と共通モード入力信号に応答する電流供給ト
ランジスタ６２によって、カレント・ミラー（６４−６
８）に対する入力電流が決定される。バイアス電位ＶBI
AS3 によって、トランジスタ２６，２８およびトランジ
スタ２２，２４によって形成される電流ミラーを通って
流れる所定の電流が設けられるが、トランジスタ２２，
２４から差動入力段５０には電流が流れない。したがっ
て、バランスした状態の場合、トランジスタ５２，５４
を通って流れる電流は従来技術で教示されているように
差動／シングル・エンド変換器３６にょって供給される
のではなくて、それぞれトランジスタ６４，６８によっ
て供給される。
る。差動入力信号がバランスしている場合、トランジス
タ５２，５４は各々トランジスタ５６のゲートに加えら
れたバイアス電位ＶBIAS2 によって決定されるのと同じ
名目電流を導通する。トランジスタ５８，６０のゲート
はまた差動入力信号に応答し、電流供給トランジスタ６
２はまたバイアス電位ＶBIAS2 を受け取るので、トラン
ジスタ５８，６０はトランジスタ５２，５４と同じ電流
を導通する。トランジスタ６６，５８，６０，６２を有
する導通経路を通って流れる電流はトランジスタ６４，
６８によってミラーされ、トランジスタ５２，５４を通
って流れる名目電流を与える。したがって、バイアス電
位ＶBIAS2 と共通モード入力信号に応答する電流供給ト
ランジスタ６２によって、カレント・ミラー（６４−６
８）に対する入力電流が決定される。バイアス電位ＶBI
AS3 によって、トランジスタ２６，２８およびトランジ
スタ２２，２４によって形成される電流ミラーを通って
流れる所定の電流が設けられるが、トランジスタ２２，
２４から差動入力段５０には電流が流れない。したがっ
て、バランスした状態の場合、トランジスタ５２，５４
を通って流れる電流は従来技術で教示されているように
差動／シングル・エンド変換器３６にょって供給される
のではなくて、それぞれトランジスタ６４，６８によっ
て供給される。
【００１４】もし共通モード入力信号がトランジスタ５
２，５４のゲートに加えられた信号のレベルを引き上げ
るべきであれば、トランジスタ５２，５４のソースに発
生した電位もまた増加し、従来技術について論じたよう
に、テール電流の増分をトランジスタ５６を介して流
す。差動トランジスタ５８，６０のゲートに共通モード
入力信号が加えられる場合には、同じテール電流の増分
がトランジスタ６２およびトランジスタ５８，６０を介
して流れ、かつトランジスタ６６を通って流れ続け、こ
こでこのテール電流の増分はトランジスタ６４，６８に
よってミラーされて電流の増分をトランジスタ５２，５
４に供給する。したがって、共通モード入力信号がバラ
ンスしている場合には、トランジスタ６４，６８がトラ
ンジスタ５２，５４にいずれかの電流の増分の変化を供
給する場合、トランジスタ２２，２４から差動入力段５
０にいずれの電流も流れない。ノード３２，３４の電位
は変化しないままであり、これによって改良した共通モ
ードのリジェクションが提供される。従来技術の場合に
１般的であるように、テール電流の流れの増分を抑制し
ようとするのではなく、本発明はトランジスタ５８，６
０によって電流の流れの増分を検出し、トランジスタ６
４−６８のディユアル出力電流ミラーによってこれらの
ための別のソースを提供する。
２，５４のゲートに加えられた信号のレベルを引き上げ
るべきであれば、トランジスタ５２，５４のソースに発
生した電位もまた増加し、従来技術について論じたよう
に、テール電流の増分をトランジスタ５６を介して流
す。差動トランジスタ５８，６０のゲートに共通モード
入力信号が加えられる場合には、同じテール電流の増分
がトランジスタ６２およびトランジスタ５８，６０を介
して流れ、かつトランジスタ６６を通って流れ続け、こ
こでこのテール電流の増分はトランジスタ６４，６８に
よってミラーされて電流の増分をトランジスタ５２，５
４に供給する。したがって、共通モード入力信号がバラ
ンスしている場合には、トランジスタ６４，６８がトラ
ンジスタ５２，５４にいずれかの電流の増分の変化を供
給する場合、トランジスタ２２，２４から差動入力段５
０にいずれの電流も流れない。ノード３２，３４の電位
は変化しないままであり、これによって改良した共通モ
ードのリジェクションが提供される。従来技術の場合に
１般的であるように、テール電流の流れの増分を抑制し
ようとするのではなく、本発明はトランジスタ５８，６
０によって電流の流れの増分を検出し、トランジスタ６
４−６８のディユアル出力電流ミラーによってこれらの
ための別のソースを提供する。
【００１５】トランジスタ５２，５４を流れる電流がト
ランジスタ５８，６０に流れる電流と比例するように、
トランジスタ５８，６０のサイズを縮尺することがまた
可能である。このような用途の場合、トランジスタ６
４，６８がトランジスタ５２，５４の名目電流を供給し
続けるように、トランジスタ６４−６８は同じように縮
尺しなければならない。更に、テール電流の流れの増分
を減少させるトランジスタ５２，５４のソースにより高
いインピーダンスを与えるため、電流供給トランジスタ
５６，６２をカスコード・トランジスタ対と取り替えて
もよいことが理解できる。共通モード入力信号によって
どのような電流が要求されようと、トランジスタ６４，
６８はその電流を供給し続ける。
ランジスタ５８，６０に流れる電流と比例するように、
トランジスタ５８，６０のサイズを縮尺することがまた
可能である。このような用途の場合、トランジスタ６
４，６８がトランジスタ５２，５４の名目電流を供給し
続けるように、トランジスタ６４−６８は同じように縮
尺しなければならない。更に、テール電流の流れの増分
を減少させるトランジスタ５２，５４のソースにより高
いインピーダンスを与えるため、電流供給トランジスタ
５６，６２をカスコード・トランジスタ対と取り替えて
もよいことが理解できる。共通モード入力信号によって
どのような電流が要求されようと、トランジスタ６４，
６８はその電流を供給し続ける。
【００１６】差動入力信号がバランスしていない場合、
トランジスタ５２，５４およびトランジスタ５８，６０
は各々差動電流＋ΔＩと−ΔＩを導通する。しかし、ト
ランジスタ５８，６０のドレインは共に結合されている
ので後者を流れる差動電流は打ち消し合ってトランジス
タ６４−６８の入出力電流に変化を生じない。したがっ
て、トランジスタ２２，２４はトランジスタ５２，５４
の差動電流を供給し、この差動電流によって、ノード３
４の出力信号はバランスしていない差動入力信号に応答
して適当に変更される。このバランスしていない差動入
力信号は、したがって差動入力段５０と差動／シングル
・エンド変換器３６によってノード３４におけるシング
ル・エンド（単１）出力信号に変換される。
トランジスタ５２，５４およびトランジスタ５８，６０
は各々差動電流＋ΔＩと−ΔＩを導通する。しかし、ト
ランジスタ５８，６０のドレインは共に結合されている
ので後者を流れる差動電流は打ち消し合ってトランジス
タ６４−６８の入出力電流に変化を生じない。したがっ
て、トランジスタ２２，２４はトランジスタ５２，５４
の差動電流を供給し、この差動電流によって、ノード３
４の出力信号はバランスしていない差動入力信号に応答
して適当に変更される。このバランスしていない差動入
力信号は、したがって差動入力段５０と差動／シングル
・エンド変換器３６によってノード３４におけるシング
ル・エンド（単１）出力信号に変換される。
【００１７】図３は本発明の他の実施例を示し、ここで
差動入力段７０は図２で説明した構成要素からトランジ
スタ６０を取り除いたのと同じ構成要素を有している。
トランジスタ６４−６８によって形成される電流ミラー
に対する入力電流はバイアス電位ＶBIAS2 に応答して動
作するトランジスタ６２を介して、なお供給されるとい
う点でトランジスタ６０はオプションである。図３の構
成の１つの利点は、図２のトランジスタ６０のゲートと
関連するトランジスタ５４のゲートにおけるストレー
（ｓｔｒａｙ）容量の減少である。図３の実施例によっ
て差動電流ΔＩが電流ミラー・トランジスタ６４−６８
に流入することが可能であるが、この影響は１般的に小
さく、過渡的応答の期間のみ発生する。いくつかの用途
では、ストレー容量が削減されているという利点に鑑み
てこのエラーは受け入れ可能なものである。
差動入力段７０は図２で説明した構成要素からトランジ
スタ６０を取り除いたのと同じ構成要素を有している。
トランジスタ６４−６８によって形成される電流ミラー
に対する入力電流はバイアス電位ＶBIAS2 に応答して動
作するトランジスタ６２を介して、なお供給されるとい
う点でトランジスタ６０はオプションである。図３の構
成の１つの利点は、図２のトランジスタ６０のゲートと
関連するトランジスタ５４のゲートにおけるストレー
（ｓｔｒａｙ）容量の減少である。図３の実施例によっ
て差動電流ΔＩが電流ミラー・トランジスタ６４−６８
に流入することが可能であるが、この影響は１般的に小
さく、過渡的応答の期間のみ発生する。いくつかの用途
では、ストレー容量が削減されているという利点に鑑み
てこのエラーは受け入れ可能なものである。
【００１８】図４は更に他の実施例である差動入力段８
０を示し、ここでは電流ソース５６，６２が電流供給ト
ランジスタ８２として組み合わされている。この実施例
の場合、トランジスタ５６を流れる電流の２倍がトラン
ジスタ８２を流れるようにバイアス電位ＶBIAS2 を１般
的に選択する。図４に示す差動入力段８０の動作は、図
２の議論に従うものであり、トランジスタ５２，５４を
流れる共通モード入力信号からの電流の増分はトランジ
スタ５８，６０を流れる電流の増分と等しい。電流の増
分はディユアル出力電流ミラーによって反射され、トラ
ンジスタ５２，５４に電流の増分を供給する。また、同
様の機能を有する構成要素は図２で使用しているものと
同じ参照番号を付している。
０を示し、ここでは電流ソース５６，６２が電流供給ト
ランジスタ８２として組み合わされている。この実施例
の場合、トランジスタ５６を流れる電流の２倍がトラン
ジスタ８２を流れるようにバイアス電位ＶBIAS2 を１般
的に選択する。図４に示す差動入力段８０の動作は、図
２の議論に従うものであり、トランジスタ５２，５４を
流れる共通モード入力信号からの電流の増分はトランジ
スタ５８，６０を流れる電流の増分と等しい。電流の増
分はディユアル出力電流ミラーによって反射され、トラ
ンジスタ５２，５４に電流の増分を供給する。また、同
様の機能を有する構成要素は図２で使用しているものと
同じ参照番号を付している。
【００１９】図５は本発明の更に他の実施例を差動入力
段９０として示し、これは逆極性のトランジスタを使用
している、すなわちｐチャンネルの素子はｎチャンネル
の素子に変換され、逆のチャンネルの場合には逆のチャ
ンネルに変換されている。更に、電源導体２０，３０に
加えられる供給電圧は交換されている。機能と動作全体
は同じであるため、差動入力段９０の構成要素には図２
に使用してしているのと同じ参照番号を付している。し
たがって、改良した差動入力段はｐチャンネルの形態ま
たはｎチャンネルの形態のいずれかで実行することがで
きる。
段９０として示し、これは逆極性のトランジスタを使用
している、すなわちｐチャンネルの素子はｎチャンネル
の素子に変換され、逆のチャンネルの場合には逆のチャ
ンネルに変換されている。更に、電源導体２０，３０に
加えられる供給電圧は交換されている。機能と動作全体
は同じであるため、差動入力段９０の構成要素には図２
に使用してしているのと同じ参照番号を付している。し
たがって、改良した差動入力段はｐチャンネルの形態ま
たはｎチャンネルの形態のいずれかで実行することがで
きる。
【００２０】
【発明の効果】したがって、ここで説明したのは１次お
よび２次の差動入力トランジスタを有する新規な差動入
力段であり、ここで同じ共通モードの入力信号に応答し
て動作する２次差動トランジスタは１次差動トランジス
タを介してディユアル出力電流ミラーに流入するのと等
しい電流を導通し、１次差動トランジスタに流れる名目
電流を供給する。差動入力段の出力に結合された差動／
シングル・エンド変換器は共通モード入力信号に対して
いずれの電流も供給せず、したがって、その出力電圧が
影響されることはない。
よび２次の差動入力トランジスタを有する新規な差動入
力段であり、ここで同じ共通モードの入力信号に応答し
て動作する２次差動トランジスタは１次差動トランジス
タを介してディユアル出力電流ミラーに流入するのと等
しい電流を導通し、１次差動トランジスタに流れる名目
電流を供給する。差動入力段の出力に結合された差動／
シングル・エンド変換器は共通モード入力信号に対して
いずれの電流も供給せず、したがって、その出力電圧が
影響されることはない。
【図１】従来の、差動入力段を示す概略図である。
【図２】本発明の１実施例を示す概略図である。
【図３】本発明の他の実施例を示す概略図である。
【図４】本発明の他の実施例を示す概略図である。
【図５】本発明の他の実施例を示す概略図である。
５０ 差動入力段 ３８，４０ 入力 ２２，２４，２６，２８，５２，５４，５６，５８，６
０，６２，６４，６６，６８ トランジスタ ２０ 電源導体 ３４ ノード ３６ 差動／シングル・エンド変換器
０，６２，６４，６６，６８ トランジスタ ２０ 電源導体 ３４ ノード ３６ 差動／シングル・エンド変換器
Claims (5)
- 【請求項１】 第１および第２入力信号に応答する差動
入力段（５０）において、上記の差動入力段は：第１お
よび第２出力を有し第１および第２電流を供給する電流
供給手段（５６，５２）；各々がゲート、ドレインおよ
びソースを有する第１（５２）および第２（５４）トラ
ンジスタであって、上記のゲートはそれぞれ結合されて
第１および第２入力信号を受け取り、上記のソースは上
記の電流供給手段の上記の第１出力に結合される上記の
第１および第２トランジスタ；１つの入力と第１および
第２出力を有し合計が上記の第１電流と等しくなるそれ
ぞれの出力電流を供給する電流ミラー回路（６４，６
６，６８）であって、上記の第１出力は上記の第１トラ
ンジスタの上記のドレインに結合され、上記の第２出力
は上記の第２トランジスタの上記のドレインに結合され
る上記の電流ミラー回路；および上記の電流ミラー回路
の上記の入力と上記の電流供給手段の上記の第２出力と
の間に結合され、第１および第２入力信号に応答して上
記の第２電流を導通する第１手段（５８，６０）；によ
って構成されることを特徴とする差動入力段。 - 【請求項２】 上記の電流ミラー回路は：ゲート、ドレ
インおよびソースを有する第３トランジスタ（６６）で
あって、上記のゲートおよびドレインは上記の電流ミラ
ー回路の上記の入力に共に結合される上記の第３トラン
ジスタ；ゲート、ドレインおよびソースを有する第４ト
ランジスタ（６４）であって、上記のソースは動作電位
の上記の第１ソースに結合され、上記のドレインは上記
の第１トランジスタの上記のドレインに結合され、上記
のゲートは上記の第３トランジスタの上記のゲートに結
合される上記の第４トランジスタ；およびゲート、ドレ
インおよびソースを有する第５トランジスタ（６８）で
あって、上記のソースは動作電位の上記の第１ソースに
結合され、上記のドレインは上記の第２トランジスタの
上記のドレインに結合され、上記のゲートは上記の第３
トランジスタの上記のゲートに結合される上記の第５ト
ランジスタ；を有することを特徴とする請求項１記載の
差動入力段。 - 【請求項３】 上記の第１手段はゲート、ドレインおよ
びソースを有する第６トランジスタ（５８）を有し、上
記のドレインは上記の第３トランジスタの上記のドレイ
ンに結合され、上記のソースは上記の電流供給手段の上
記の第２出力に結合され、上記のゲートは結合されて第
１入力信号を受け取ることを特徴とする請求項２記載の
差動入力段。 - 【請求項４】 上記の第１手段はゲート、ドレインおよ
びソースを有する第７トランジスタ（６０）を更に有
し、上記のドレインは上記の第３トランジスタの上記の
ドレインに結合され、上記のソースは上記の電流供給手
段の上記の第２出力に結合され、上記のゲートは結合さ
れて第２入力信号を受け取ることを特徴とする請求項３
記載の差動入力段。 - 【請求項５】 差動入力段を介して共通モードのリジェ
クションを行う方法において、上記の方法は：差動入力
段（５０）の差動的に結合された第１および第２トラン
ジスタ（５２，５４）の制御入力における第１および第
２共通モード入力信号を受け取る段階；上記の差動的に
結合された第１および第２トランジスタを介して電流を
導通する段階；上記の第１および第２共通モード入力信
号によって誘起された上記の第１電流の変動を検出する
段階；上記の第１電流で検出されたのと同じ変動を有す
る第２電流を供給する段階；および上記の第２電流をミ
ラーして上記の差動的に結合された第１および第２トラ
ンジスタを介して流れる上記の第１電流を供給する段
階；によって構成されることを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/577,232 US5032797A (en) | 1990-09-04 | 1990-09-04 | Differential input stage having improved common mode rejection |
| US577232 | 1990-09-04 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0730340A true JPH0730340A (ja) | 1995-01-31 |
Family
ID=24307837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3240303A Pending JPH0730340A (ja) | 1990-09-04 | 1991-08-28 | 改良した共通モードのリジェクションを有する差動入力段 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5032797A (ja) |
| EP (1) | EP0530415A1 (ja) |
| JP (1) | JPH0730340A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005269555A (ja) * | 2004-03-22 | 2005-09-29 | New Japan Radio Co Ltd | 入力電流補償回路付き差動増幅回路 |
| JP2007043289A (ja) * | 2005-08-01 | 2007-02-15 | Toshiba Corp | 増幅回路とこれを用いたフィルタ及び無線通信装置 |
| JP2008028533A (ja) * | 2006-07-19 | 2008-02-07 | Renesas Technology Corp | レシーバアンプ回路 |
| JP2021164055A (ja) * | 2020-03-31 | 2021-10-11 | ザインエレクトロニクス株式会社 | 全差動アンプ |
Families Citing this family (12)
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|---|---|---|---|---|
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| US5568561A (en) * | 1993-04-22 | 1996-10-22 | Whitlock; William E. | Differential line receiver with common-mode AC bootstrapping |
| EP0765543B1 (en) * | 1994-06-15 | 2001-10-17 | Koninklijke Philips Electronics N.V. | Differential amplifier with common-mode rejection for low supply voltages |
| EP0690561B1 (en) * | 1994-06-30 | 2001-10-31 | STMicroelectronics S.r.l. | Method for erasing a common mode current signal and transconductor assembly using such method |
| GB9516025D0 (en) * | 1995-08-04 | 1995-10-04 | Philips Electronics Uk Ltd | Amplifier |
| US6044036A (en) * | 1998-05-13 | 2000-03-28 | Motorola, Inc. | Buffer circuit, memory device, and integrated circuit for receiving digital signals |
| US6577187B1 (en) | 2000-06-15 | 2003-06-10 | Upstate Audio | Powered transducer preamplifier with DC level shifting circuit |
| DE602004016986D1 (de) * | 2004-08-13 | 2008-11-20 | Dialog Semiconductor Gmbh | Differenzverstärkerstufe mit niedriger Versorgungsspannung |
| JP2009530952A (ja) * | 2006-03-23 | 2009-08-27 | エヌエックスピー ビー ヴィ | 同相利得を反転する入力段を有する差動増幅器 |
| US8872562B2 (en) | 2013-03-21 | 2014-10-28 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JP6673645B2 (ja) * | 2015-04-23 | 2020-03-25 | ローム株式会社 | 差動増幅器 |
| CN109274344B (zh) * | 2018-08-30 | 2019-07-26 | 华南理工大学 | 一种四输入运算放大器及其应用的采样电路和采样方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4267517A (en) * | 1977-12-07 | 1981-05-12 | Tokyo Shibaura Denki Kabushiki Kaisha | Operational amplifier |
| US4213098A (en) * | 1979-02-09 | 1980-07-15 | Bell Telephone Laboratories, Incorporated | Semiconductor differential amplifier having feedback bias control for stabilization |
| DE2938592A1 (de) * | 1979-09-24 | 1981-04-23 | Siemens AG, 1000 Berlin und 8000 München | Operationsverstaerker in ig-fet-technologie |
| US4573020A (en) * | 1984-12-18 | 1986-02-25 | Motorola, Inc. | Fully differential operational amplifier with D.C. common-mode feedback |
| US4897611A (en) * | 1988-10-28 | 1990-01-30 | Micro Linear Corporation | Very high gain positive feedback CMOS transconductance amplifier |
-
1990
- 1990-09-04 US US07/577,232 patent/US5032797A/en not_active Expired - Fee Related
-
1991
- 1991-08-28 JP JP3240303A patent/JPH0730340A/ja active Pending
- 1991-09-05 EP EP91308122A patent/EP0530415A1/en not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005269555A (ja) * | 2004-03-22 | 2005-09-29 | New Japan Radio Co Ltd | 入力電流補償回路付き差動増幅回路 |
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| JP2007043289A (ja) * | 2005-08-01 | 2007-02-15 | Toshiba Corp | 増幅回路とこれを用いたフィルタ及び無線通信装置 |
| JP2008028533A (ja) * | 2006-07-19 | 2008-02-07 | Renesas Technology Corp | レシーバアンプ回路 |
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0530415A1 (en) | 1993-03-10 |
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