JP2005269555A - 入力電流補償回路付き差動増幅回路 - Google Patents
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Abstract
【解決手段】 差動接続されたトランジスタQ1,Q2と、該トランジスタに動作電流Q1,Q2を供給するトランジスQ3と、前記トランジスタQ1,Q2の能動負荷を構成するようカレントミラー接続されたトランジスタQ4,Q5を具備する。前記トランジスタQ4,Q5にベースが共通接続されたトランジスQ6と、該トランジスタQ6に直列接続されベースが前記トランジスタQ1のベースに接続されたトランジスタQ7とを具備し、前記トランジスタQ1のコレクタ電流に応じて、前記トランジスタQ7のベースから前記トランジスタQ1のベースにベース電流を補充する。
【選択図】 図2
Description
Ib7:Ib1=Ie7/(β+1):Ic1/β
Ie7=Ic4=Ic5=Ic6
Ic1=Ic4+Ib4+Ib5+Ib6=Ic4+3Ic4/β
の関係にあるので、ベース電流Ib7とIb1の比は、
Ib7:Ib1=Ie7/(β+1):(Ic4+3Ic4/β)/β
=β2:(β+1)(β+3)
となる。
(Ib1−Ib7)/Ib1=(10403−10000)/10403
=403/10403≒1/26
に減少し、入力インピーダンスは約26倍となる。
Ib7:Ib1=Ie7/(β+1):Ic1/β
Ie7=Ic4
Ie8=3Ic4/β
Ib8=(3Ic4/β)(1/(β+1))
Ic1=Ic4+Ib8=Ic4+(3Ic4/β)(1/(β+1))
の関係であるので、ベース電流Ib7とIb1の比は、
Ib7:Ib1=Ie7/(β+1):{Ic4+(3Ic4/β)(1/(β+1))}/β
=β2:(β2+β+3)
となる。
(Ib1−Ib7)/Ib1=(10103−10000)/10103
=103/10103≒1/98
に減少し、入力インピーダンスは約98倍となる。
Claims (2)
- 差動接続された第1及び第2のトランジスタと、該第1及び第2のトランジスタに動作電流を供給する第3のトランジスタと、前記第1及び第2のトランジスタの能動負荷を構成するようカレントミラー接続された第4及び第5のトランジスタを具備する差動増幅回路において、
前記第4,第5のトランジスタにベースが共通接続された第6のトランジスタと、該第6のトランジスタに直列接続されベースが前記第1のトランジスタのベースに接続された第7のトランジスタとを具備し、
前記第1のトランジスタのコレクタ電流に応じて、前記第7のトランジスタのベースから前記第1のトランジスタのベースにベース電流を補充することを特徴とする入力電流補償回路付き差動増幅回路。 - 請求項1に記載の入力電流補償回路付き差動増幅回路において、
前記第4及び第5のトランジスタのベースにエミッタが接続され、ベースが前記第4のトランジスタのコレクタに接続されコレクタが電源に接続された第8のトランジスタを具備することを特徴とする入力電流補償回路付き差動増幅回路。
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