JPH05206759A - ベース電流補償回路 - Google Patents
ベース電流補償回路Info
- Publication number
- JPH05206759A JPH05206759A JP1527792A JP1527792A JPH05206759A JP H05206759 A JPH05206759 A JP H05206759A JP 1527792 A JP1527792 A JP 1527792A JP 1527792 A JP1527792 A JP 1527792A JP H05206759 A JPH05206759 A JP H05206759A
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- circuit
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Abstract
(57)【要約】
【目的】 本発明は、簡単な構成で精度の良いベース電
流補償回路を提供するものである。 【構成】 本発明は、カスコード接続されたＰＮＰ型の
第１トランジスタＴｒ５、及びＰＮＰ型の第２トランジ
スタＴｒ６と、前記第１トランジスタＴｒ５のベースに
接続されたＮＰＮ型の第３トランジスタＴｒ３とからな
る。そして、前記第１トランジスタＴｒ５のベースと前
記第３トランジスタＴｒ３のベースを相互に接続すると
ともに前記第２トランジスタＴｒ６のベースを入力回路
を構成する入力トランジスタＴｒ１のベースに接続す
る。このように構成することにより、ミラー回路を構成
する第３トランジスタＴｒ３、第１Ｔｒ５の使用領域が
１×１０-6Ａ以上となり、増幅率βが高い値で使用する
ことができ、ミラー回路が正確に動作し、入力回路を構
成する入力トランジスタＴｒ１のベース電流が補償され
る。
流補償回路を提供するものである。 【構成】 本発明は、カスコード接続されたＰＮＰ型の
第１トランジスタＴｒ５、及びＰＮＰ型の第２トランジ
スタＴｒ６と、前記第１トランジスタＴｒ５のベースに
接続されたＮＰＮ型の第３トランジスタＴｒ３とからな
る。そして、前記第１トランジスタＴｒ５のベースと前
記第３トランジスタＴｒ３のベースを相互に接続すると
ともに前記第２トランジスタＴｒ６のベースを入力回路
を構成する入力トランジスタＴｒ１のベースに接続す
る。このように構成することにより、ミラー回路を構成
する第３トランジスタＴｒ３、第１Ｔｒ５の使用領域が
１×１０-6Ａ以上となり、増幅率βが高い値で使用する
ことができ、ミラー回路が正確に動作し、入力回路を構
成する入力トランジスタＴｒ１のベース電流が補償され
る。
Description
【０００１】
【産業上の利用分野】本発明は、ピークホールド回路等
の次段に使用されるベース電流補償回路に関するもので
ある。
の次段に使用されるベース電流補償回路に関するもので
ある。
【０００２】
【従来の技術】図４は従来のベース電流補償回路を示し
たものである。
たものである。
【０００３】図４において、トランジスタＴｒ１、及び
トランジスタＴｒ２のベース電位はトランジスタＴＲ
３，・・・，トランジスタＴｒ９、及びダイオードＤ１
１，Ｄ１２からなる回路により、オフセットベース電流
ＩOS（ＩB1−ＩB2）が低減されている。尚、ＩB1はトラ
ンジスタＴｒ１のベース電流、ＩB2はトランジスタＴｒ
２のベース電流である。
トランジスタＴｒ２のベース電位はトランジスタＴＲ
３，・・・，トランジスタＴｒ９、及びダイオードＤ１
１，Ｄ１２からなる回路により、オフセットベース電流
ＩOS（ＩB1−ＩB2）が低減されている。尚、ＩB1はトラ
ンジスタＴｒ１のベース電流、ＩB2はトランジスタＴｒ
２のベース電流である。
【０００４】以下、図面に従い、その原理を説明する。
【０００５】今、トランジスタＴｒ５、トランジスタＴ
ｒ６、トランジスタＴｒ７、及びトランジスタＴｒ８の
エミッタの電位は、ダイオードＤ１１、Ｄ１２、及びト
ランジスタＴｒ９からなる回路により、トランジスタＴ
ｒ１，及びトランジスタＴｒ２の共通エミッタの電位よ
り約２．１Ｖ（３ＶBE）だけ高くなっている。
ｒ６、トランジスタＴｒ７、及びトランジスタＴｒ８の
エミッタの電位は、ダイオードＤ１１、Ｄ１２、及びト
ランジスタＴｒ９からなる回路により、トランジスタＴ
ｒ１，及びトランジスタＴｒ２の共通エミッタの電位よ
り約２．１Ｖ（３ＶBE）だけ高くなっている。
【０００６】一方、トランジスタＴｒ５、及びトランジ
スタＴｒ７は、それぞれのベースとコレクタを短絡した
ダイオード接続となっているため、トランジスタＴｒ
３、及びトランジスタＴｒ４のエミッタ端子より約０．
７Ｖ（ＶBE）だけ高くなる。従って、入力トランジスタ
Ｔｒ１、及びトランジスタＴｒ２のベース・コレクタ間
の電位は等しくなる。
スタＴｒ７は、それぞれのベースとコレクタを短絡した
ダイオード接続となっているため、トランジスタＴｒ
３、及びトランジスタＴｒ４のエミッタ端子より約０．
７Ｖ（ＶBE）だけ高くなる。従って、入力トランジスタ
Ｔｒ１、及びトランジスタＴｒ２のベース・コレクタ間
の電位は等しくなる。
【０００７】次に、電流増幅率βが十分に大きいと仮定
すると、トランジスタＴｒ３、トランジスタＴｒ４のコ
レクタ電流は、トランジスタＴｒ３、トランジスタＴｒ
４のエミッタ電流と略等しくなり、このため、トランジ
スタＴｒ１、及びトランジスタＴｒ２のコレクタ電流と
等しくなる。また、トランジスタＴｒ３、及びトランジ
スタＴｒ４のベース電流は、トランジスタＴｒ５、トラ
ンジスタＴｒ６からなる第１ミラー回路、及び トラン
ジスタＴｒ７，トランジスタＴｒ８からなる第２ミラー
回路によってトランジスタＴｒ１，トランジスタＴｒ２
に供給される。従って、トランジスタＴｒ１，トランジ
スタＴｒ２のベース電流とトランジスタＴｒ３，トラン
ジスタＴｒ４のベース電流は略等しくなる。
すると、トランジスタＴｒ３、トランジスタＴｒ４のコ
レクタ電流は、トランジスタＴｒ３、トランジスタＴｒ
４のエミッタ電流と略等しくなり、このため、トランジ
スタＴｒ１、及びトランジスタＴｒ２のコレクタ電流と
等しくなる。また、トランジスタＴｒ３、及びトランジ
スタＴｒ４のベース電流は、トランジスタＴｒ５、トラ
ンジスタＴｒ６からなる第１ミラー回路、及び トラン
ジスタＴｒ７，トランジスタＴｒ８からなる第２ミラー
回路によってトランジスタＴｒ１，トランジスタＴｒ２
に供給される。従って、トランジスタＴｒ１，トランジ
スタＴｒ２のベース電流とトランジスタＴｒ３，トラン
ジスタＴｒ４のベース電流は略等しくなる。
【０００８】以上のことから、入力端からみたオフセッ
トベース電流ＩOS（ＩB1−ＩB2）は大幅に軽減されるこ
とになる。
トベース電流ＩOS（ＩB1−ＩB2）は大幅に軽減されるこ
とになる。
【０００９】
【発明が解決しようとする課題】ところで、上述の構成
ではトランジスタＴｒ５、トランジスタＴｒ６からなる
第１ミラー回路、及びトランジスタＴｒ７、トランジス
タＴｒ８からなる第２ミラー回路により、ベース電流Ｉ
B1とベース電流ＩB2をほぼ同等な電流が供給されるよう
に構成してベース電流を補償していた。しかしながら、
トランジスタＴｒ３、及びトランジスタＴｒ４は第１、
第２ミラー回路により制御されているために、実際に使
用される電流レベルは図５に示す如く１×１０-9Ａ程度
と非常に低く、いわゆる電流増幅率βが低い低電流領域
での使用となる。従って、第１、及び第２ミラー回路は
低電流動作するためトランジスタＴｒ５のコレクタ電流
に対してトランジスタＴｒ６のコレクタ電流が少なくな
り、ミラー回路としての動作が不十分になる。このた
め、この減少分を入力回路から補償することになり、こ
の結果入力インピーダンスが低下し、ピークホールド回
路を構成するコンデンサに充電された電荷が放電し、正
確なピークホールドが行われない。
ではトランジスタＴｒ５、トランジスタＴｒ６からなる
第１ミラー回路、及びトランジスタＴｒ７、トランジス
タＴｒ８からなる第２ミラー回路により、ベース電流Ｉ
B1とベース電流ＩB2をほぼ同等な電流が供給されるよう
に構成してベース電流を補償していた。しかしながら、
トランジスタＴｒ３、及びトランジスタＴｒ４は第１、
第２ミラー回路により制御されているために、実際に使
用される電流レベルは図５に示す如く１×１０-9Ａ程度
と非常に低く、いわゆる電流増幅率βが低い低電流領域
での使用となる。従って、第１、及び第２ミラー回路は
低電流動作するためトランジスタＴｒ５のコレクタ電流
に対してトランジスタＴｒ６のコレクタ電流が少なくな
り、ミラー回路としての動作が不十分になる。このた
め、この減少分を入力回路から補償することになり、こ
の結果入力インピーダンスが低下し、ピークホールド回
路を構成するコンデンサに充電された電荷が放電し、正
確なピークホールドが行われない。
【００１０】本発明は、上述の欠点に鑑みなされたもの
であり、簡単な構成で正確なベース電流補償回路を提供
するものである。
であり、簡単な構成で正確なベース電流補償回路を提供
するものである。
【００１１】
【課題を解決するための手段】本発明は、カスコード接
続された第１のトランジスタ、及び第２のトランジスタ
と、前記第１のトランジスタのベースに接続された第３
のトランジスタとからなり、前記第１のトランジスタの
ベースと前記第３のトランジスタのベースを相互に接続
するとともに前記第２のトランジスタのベースを入力回
路を構成する入力トランジスタのベースに接続すること
により、前記入力トランジスタのベース電流を補償する
構成とした。
続された第１のトランジスタ、及び第２のトランジスタ
と、前記第１のトランジスタのベースに接続された第３
のトランジスタとからなり、前記第１のトランジスタの
ベースと前記第３のトランジスタのベースを相互に接続
するとともに前記第２のトランジスタのベースを入力回
路を構成する入力トランジスタのベースに接続すること
により、前記入力トランジスタのベース電流を補償する
構成とした。
【００１２】
【作用】本発明は、上述の構成とすることによりミラー
回路を構成するトランジスタの使用領域が１×１０-6Ａ
以上となり、増幅率βが高い値での使用となる。従っ
て、ミラー回路が正確に動作し、入力回路を構成するト
ランジスタのベース電流が補償される。
回路を構成するトランジスタの使用領域が１×１０-6Ａ
以上となり、増幅率βが高い値での使用となる。従っ
て、ミラー回路が正確に動作し、入力回路を構成するト
ランジスタのベース電流が補償される。
【００１３】
【実施例】以下、図１に従い、本発明ベース電流補償回
路を説明する。
路を説明する。
【００１４】本発明が、従来回路と異なる点は、差動ア
ンプを構成するミラー回路の構成が異なっている点であ
る。
ンプを構成するミラー回路の構成が異なっている点であ
る。
【００１５】図１において、第１ミラー回路はカスコー
ド接続されたＰＮＰ型の第１、第２トランジスタＴｒ
５、Ｔｒ６と、第１トランジスタＴｒ５とベースが共通
に接続されたＮＰＮ型の第３トランジスタＴｒ３とから
構成されている。また、第２ミラー回路はカスコード接
続されたＰＮＰ型の第４、第５トランジスタＴｒ７、Ｔ
ｒ８と、第４トランジスタＴｒ７とベースが共通に接続
されたＮＰＮ型の第６トランジスタＴｒ４とから構成さ
れている。従って、第３トランジスタＴｒ３のベース電
流ＩB3と第１の入力トランジスタＴｒ１のベース電流Ｉ
B1は等しくなるとともに、第６トランジスタＴｒ４のベ
ース電流ＩB4と第２のトランジスタＴｒ２のベース電流
ＩB2は等しくなる。
ド接続されたＰＮＰ型の第１、第２トランジスタＴｒ
５、Ｔｒ６と、第１トランジスタＴｒ５とベースが共通
に接続されたＮＰＮ型の第３トランジスタＴｒ３とから
構成されている。また、第２ミラー回路はカスコード接
続されたＰＮＰ型の第４、第５トランジスタＴｒ７、Ｔ
ｒ８と、第４トランジスタＴｒ７とベースが共通に接続
されたＮＰＮ型の第６トランジスタＴｒ４とから構成さ
れている。従って、第３トランジスタＴｒ３のベース電
流ＩB3と第１の入力トランジスタＴｒ１のベース電流Ｉ
B1は等しくなるとともに、第６トランジスタＴｒ４のベ
ース電流ＩB4と第２のトランジスタＴｒ２のベース電流
ＩB2は等しくなる。
【００１６】一方、第１トランジスタＴｒ５と第２トラ
ンジスタＴｒ６はカスコード接続されているため、その
コレクタ電流はβ・ＩB1（若しくはβ・ＩB3）となる。
また、第４トランジスタＴｒ７と第５トランジスタＴｒ
８もカスコード接続されており、そのコレクタ電流はβ
・ＩB2（若しくはβ・ＩB4）となる。
ンジスタＴｒ６はカスコード接続されているため、その
コレクタ電流はβ・ＩB1（若しくはβ・ＩB3）となる。
また、第４トランジスタＴｒ７と第５トランジスタＴｒ
８もカスコード接続されており、そのコレクタ電流はβ
・ＩB2（若しくはβ・ＩB4）となる。
【００１７】以上のことから、第２トランジスタＴｒ６
のベース電流はＩB1（β・ＩB1・１／β）となるととも
に、第５トランジスタＴｒ８のベース電流はＩB2（β・
ＩB2・１／β）となり、第２トランジスタＴｒ６、及び
第５トランジスタＴｒ８のベース電流と入力トランジス
タＴｒ１、Ｔｒ２のベース電流が等しくなり、入力端子
からのベース電流の流入がない。
のベース電流はＩB1（β・ＩB1・１／β）となるととも
に、第５トランジスタＴｒ８のベース電流はＩB2（β・
ＩB2・１／β）となり、第２トランジスタＴｒ６、及び
第５トランジスタＴｒ８のベース電流と入力トランジス
タＴｒ１、Ｔｒ２のベース電流が等しくなり、入力端子
からのベース電流の流入がない。
【００１８】従って、上記差動アンプの前段にピークホ
ールド回路（図示せず）等が接続されている場合には、
ピークホールド回路を構成するコンデンサに充電された
電荷が放電することがない。
ールド回路（図示せず）等が接続されている場合には、
ピークホールド回路を構成するコンデンサに充電された
電荷が放電することがない。
【００１９】次に、図２にその他の実施例を説明する。
【００２０】尚、回路動作は上述の第１の実施例と同様
なため、その説明を省略する。
なため、その説明を省略する。
【００２１】図２は、エミッタフォロワ回路を構成する
入力トランジスタＴｒ１にＰＮＰ型の第１トランジスタ
Ｔｒ５、第２トランジスタＴｒ６、及びＮＰＮ型の第３
トランジスタＴｒ３からなるミラー回路を接続すること
により入力トランジスタＴｒ１のベース電流を補償した
回路である。
入力トランジスタＴｒ１にＰＮＰ型の第１トランジスタ
Ｔｒ５、第２トランジスタＴｒ６、及びＮＰＮ型の第３
トランジスタＴｒ３からなるミラー回路を接続すること
により入力トランジスタＴｒ１のベース電流を補償した
回路である。
【００２２】また、図３にその他の実施例を示す。
【００２３】尚、回路動作は上述の第１の実施例と同様
なため、その説明を省略する。
なため、その説明を省略する。
【００２４】図３は、エミッタフォロワ回路を構成する
入力トランジスタＴｒ１にＮＰＮ型の第１トランジスタ
Ｔｒ５、第２トランジスタＴｒ６、及びＰＮＰ型の第３
トランジスタＴｒ６からなるミラー回路を接続すること
により入力トランジスタＴｒ１のベース電流を補償した
回路である。
入力トランジスタＴｒ１にＮＰＮ型の第１トランジスタ
Ｔｒ５、第２トランジスタＴｒ６、及びＰＮＰ型の第３
トランジスタＴｒ６からなるミラー回路を接続すること
により入力トランジスタＴｒ１のベース電流を補償した
回路である。
【００２５】
【発明の効果】本発明は、カスコード接続された第１の
トランジスタ、及び第２のトランジスタと、前記第１の
トランジスタのベースに接続された第３のトランジスタ
とからなり、前記第１のトランジスタのベースと前記第
３のトランジスタのベースを相互に接続するとともに前
記第２のトランジスタのベースを入力回路を構成する入
力トランジスタのベースに接続することにより、前記入
力トランジスタのベース電流を補償する構成とすること
により、入力回路を構成するトランジスタのベース電流
を簡単な構成で精度良く制御することが可能となり、ハ
イインピーダンスの入力回路を実現することができる。
トランジスタ、及び第２のトランジスタと、前記第１の
トランジスタのベースに接続された第３のトランジスタ
とからなり、前記第１のトランジスタのベースと前記第
３のトランジスタのベースを相互に接続するとともに前
記第２のトランジスタのベースを入力回路を構成する入
力トランジスタのベースに接続することにより、前記入
力トランジスタのベース電流を補償する構成とすること
により、入力回路を構成するトランジスタのベース電流
を簡単な構成で精度良く制御することが可能となり、ハ
イインピーダンスの入力回路を実現することができる。
【図１】本発明のベース電流補償回路の一実施例であ
る。
る。
【図２】本発明のベース電流補償回路のその他の実施例
である。
である。
【図３】本発明のベース電流補償回路のその他の実施例
である。
である。
【図４】従来のベース電流補償回路の実施例である。
【図５】トランジスタの動作領域を説明するための特性
図である。
図である。
Ｔｒ１ 入力トランジスタ Ｔｒ３ 第３トランジスタ Ｔｒ５ 第１トランジスタ Ｔｒ６ 第２トランジスタ
Claims (3)
- 【請求項１】 カスコード接続された第１のトランジス
タ、及び第２のトランジスタと、前記第１のトランジス
タのベースに接続された第３のトランジスタとからな
り、前記第１のトランジスタのベースと前記第３のトラ
ンジスタのベースを相互に接続するとともに前記第２の
トランジスタのベースを入力回路を構成する入力トラン
ジスタのベースに接続することにより、前記入力トラン
ジスタのベース電流を補償することを特徴とするベース
電流補償回路。 - 【請求項２】 カスコード接続されたＰＮＰ型の第１ト
ランジスタ、及びＰＮＰ型の第２トランジスタと、前記
第１トランジスタのベースに接続されたＮＰＮ型の第３
トランジスタとからなり、前記第１トランジスタのベー
スと前記第３トランジスタのベースを相互に接続すると
ともに前記第２トランジスタのベースを入力回路を構成
する入力トランジスタのベースに接続することにより、
前記入力トランジスタのベース電流を補償することを特
徴とするベース電流補償回路。 - 【請求項３】 カスコード接続されたＮＰＮ型の第１ト
ランジスタ、及びＮＰＮ型の第２トランジスタと、前記
第１トランジスタのベースに接続されたＰＮＰ型の第３
トランジスタとからなり、前記第１トランジスタのベー
スと前記第３トランジスタのベースを相互に接続すると
ともに前記第２トランジスタのベースを入力回路を構成
する入力トランジスタのベースに接続することにより、
前記入力トランジスタのベース電流を補償することを特
徴とするベース電流補償回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1527792A JPH05206759A (ja) | 1992-01-30 | 1992-01-30 | ベース電流補償回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1527792A JPH05206759A (ja) | 1992-01-30 | 1992-01-30 | ベース電流補償回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05206759A true JPH05206759A (ja) | 1993-08-13 |
Family
ID=11884372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1527792A Pending JPH05206759A (ja) | 1992-01-30 | 1992-01-30 | ベース電流補償回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05206759A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005269555A (ja) * | 2004-03-22 | 2005-09-29 | New Japan Radio Co Ltd | 入力電流補償回路付き差動増幅回路 |
| JP2008042923A (ja) * | 2007-08-09 | 2008-02-21 | Haruo Kobayashi | バッファ回路 |
| JP2008252244A (ja) * | 2007-03-29 | 2008-10-16 | New Japan Radio Co Ltd | 差動増幅回路 |
-
1992
- 1992-01-30 JP JP1527792A patent/JPH05206759A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005269555A (ja) * | 2004-03-22 | 2005-09-29 | New Japan Radio Co Ltd | 入力電流補償回路付き差動増幅回路 |
| JP4592309B2 (ja) * | 2004-03-22 | 2010-12-01 | 新日本無線株式会社 | 入力電流補償回路付き差動増幅回路 |
| JP2008252244A (ja) * | 2007-03-29 | 2008-10-16 | New Japan Radio Co Ltd | 差動増幅回路 |
| JP2008042923A (ja) * | 2007-08-09 | 2008-02-21 | Haruo Kobayashi | バッファ回路 |
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