JP2006173762A - 演算増幅器 - Google Patents
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Abstract
【課題】 歪み特性を改善した演算増幅器を提供する。
【解決手段】 第1、第2バイポーラトランジスタQ1、Q2は、エミッタ端子が共通に接続され、入力差動対を構成する。第1定電流源12は、第1、第2バイポーラトランジスタQ1、Q2に定電流を供給する。第3バイポーラトランジスタQ3、第4バイポーラトランジスタQ4は、カレントミラー負荷を構成する。第5バイポーラトランジスタQ5は、差動出力を増幅するトランジスタである。第6バイポーラトランジスタQ6は、第5バイポーラトランジスタQ5と対応して設けられており、第5バイポーラトランジスタQ5と第6バイポーラトランジスタQ6のエミッタ端子に接続された第2定電流源14、第3定電流源16は、略同一の定電流を生成する。
【選択図】 図1
【解決手段】 第1、第2バイポーラトランジスタQ1、Q2は、エミッタ端子が共通に接続され、入力差動対を構成する。第1定電流源12は、第1、第2バイポーラトランジスタQ1、Q2に定電流を供給する。第3バイポーラトランジスタQ3、第4バイポーラトランジスタQ4は、カレントミラー負荷を構成する。第5バイポーラトランジスタQ5は、差動出力を増幅するトランジスタである。第6バイポーラトランジスタQ6は、第5バイポーラトランジスタQ5と対応して設けられており、第5バイポーラトランジスタQ5と第6バイポーラトランジスタQ6のエミッタ端子に接続された第2定電流源14、第3定電流源16は、略同一の定電流を生成する。
【選択図】 図1
Description
本発明は、演算増幅器に関し、特にその低歪み化技術に関する。
演算増幅器は、電子回路を構成する基本回路としてあらゆる用途において広く用いられている。このような演算増幅器は、LSIの一部に集積化されて使用される場合の他、プリント基板上などに実装される単体のパッケージ商品としても多くの用途で必要とされている。
演算増幅器としては様々な回路形式が提案されている。たとえば、特許文献1にはMOSFET(Metal Oxide Semiconductor Field Effect Transistor)により構成される演算増幅器が、特許文献2には、バイポーラトランジスタにより構成される演算増幅器が開示されている。
特開2000−252768号公報
特開平10−303659号公報
演算増幅器の能力を表す特性としては、スルーレート、CMRR(Common Mode Rejection Ratio)、GB積、全高調波歪率などが挙げられる。
このなかで、全高調波歪率は、演算増幅器に入力した信号をどの程度歪みなく増幅できるかを表す指標であり、特にオーディオ信号などを増幅するようなアプリケーションにおいては重要な特性となっている。
特に、近年のDVD(Digital Versatile Disk)オーディオ、SACD(Super Audio Compact Disk)など、高音質なオーディオソースの普及にともない、より高S/N比、低歪率の演算増幅器が求められる。
このなかで、全高調波歪率は、演算増幅器に入力した信号をどの程度歪みなく増幅できるかを表す指標であり、特にオーディオ信号などを増幅するようなアプリケーションにおいては重要な特性となっている。
特に、近年のDVD(Digital Versatile Disk)オーディオ、SACD(Super Audio Compact Disk)など、高音質なオーディオソースの普及にともない、より高S/N比、低歪率の演算増幅器が求められる。
本発明はかかる課題に鑑みてなされたものであり、その目的は、歪み特性を改善した演算増幅器の提供にある。
上記課題を解決するために、本発明のある態様の演算増幅器は、エミッタ端子が共通に接続され、入力差動対を構成するPNP型の第1、第2バイポーラトランジスタと、第1、第2バイポーラトランジスタのエミッタ端子に接続され、定電流を供給する第1定電流源と、コレクタ端子が第1バイポーラトランジスタのコレクタ端子に接続されたNPN型の第3バイポーラトランジスタと、コレクタ端子が第2バイポーラトランジスタのコレクタ端子に接続され、ベース端子が第3バイポーラトランジスタのベース端子に接続されたNPN型の第4バイポーラトランジスタと、ベース端子が第1バイポーラトランジスタと第3バイポーラトランジスタの接続点に接続されたNPN型の第5バイポーラトランジスタと、第5バイポーラトランジスタのエミッタ端子に接続された第2定電流源と、ベース端子が第2バイポーラトランジスタと第4バイポーラトランジスタの接続点に接続されたNPN型の第6バイポーラトランジスタと、第6バイポーラトランジスタのエミッタ端子に接続され、第2定電流源と略同一の定電流を生成する第3定電流源と、を備え、第5トランジスタに流れる電流と、第2定電流源に流れる電流の差分を増幅して出力する。
この態様においては、第1、第2、第3、第4バイポーラトランジスタと、第1定電流源により差動増幅回路が構成される。この差動増幅回路の出力を増幅する第5バイポーラトランジスタと、第5バイポーラトランジスタとペアで設けられた第6バイポーラトランジスタには電流値が略同一に設定された第2、第3定電流源が接続されているため、第5、第6バイポーラトランジスタのベース電流はほぼ等しい値となる。その結果、差動増幅回路の差動対の電流バランスを一定値に保つことができ、演算増幅器の歪み特性を改善することができる。
第2バイポーラトランジスタのコレクタ端子は、第3、第4バイポーラトランジスタのベース端子と接続されてもよい。
第6バイポーラトランジスタのエミッタ端子は、第3、第4バイポーラトランジスタのベース端子と接続されてもよい。
第3、第4バイポーラトランジスタのベース電流を、第6バイポーラトランジスタから供給することにより、第1もしくは第2バイポーラトランジスタのコレクタ電流から供給した場合に比べて、さらに歪み特性を改善することができる。
第3、第4バイポーラトランジスタのベース電流を、第6バイポーラトランジスタから供給することにより、第1もしくは第2バイポーラトランジスタのコレクタ電流から供給した場合に比べて、さらに歪み特性を改善することができる。
第2定電流源および第3定電流源は、ベース端子が共通に接続され、カレントミラーを構成するNPN型のバイポーラトランジスタ対であってもよい。
第1、第2バイポーラトランジスタをNPN型のバイポーラトランジスタに、第3、第4バイポーラトランジスタをPNP型のバイポーラトランジスタに置換してもよい。
第5、第6バイポーラトランジスタをPNP型のバイポーラトランジスタに置換してもよい。
第1、第2バイポーラトランジスタはそれぞれ、ダーリントン接続された2つのバイポーラトランジスタを含んでもよい。
なお、以上の構成要素の任意の組合せや本発明の構成要素や表現を方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
本発明に係る演算増幅器によれば、歪み特性を改善することができる。
図1は、実施の形態に係る演算増幅器100の構成を示す回路図である。この演算増幅器100は、入力段に設けられた差動増幅回路10と、後段の出力増幅回路20を含んでおり、非反転入力端子102および反転入力端子104に入力される入力電圧Vp、Vmを差動増幅して出力端子106から出力する。
差動増幅回路10は、第1バイポーラトランジスタQ1から第4バイポーラトランジスタQ4と、第1定電流源12、第1抵抗R1、第2抵抗R2を含む。
第1バイポーラトランジスタQ1、第2バイポーラトランジスタQ2は、いずれもPNP型バイポーラトランジスタであって、それぞれのベース端子には非反転入力端子102、反転入力端子104が接続されている。
第1バイポーラトランジスタQ1、第2バイポーラトランジスタQ2は、いずれもPNP型バイポーラトランジスタであって、それぞれのベース端子には非反転入力端子102、反転入力端子104が接続されている。
第1、第2バイポーラトランジスタQ1、Q2はエミッタ端子が共通に接続されており、差動増幅回路10において差動入力対を構成している。第1バイポーラトランジスタQ1および第2バイポーラトランジスタQ2のエミッタ端子同士の接続点には第1定電流源12が接続されている。
第3バイポーラトランジスタQ3および第4バイポーラトランジスタQ4はNPN型バイポーラトランジスタであって、ベース端子が共通に接続され、カレントミラー回路を構成している。第3バイポーラトランジスタQ3および第4バイポーラトランジスタQ4のエミッタ端子と接地端子GND間にはそれぞれ、第1抵抗R1および第2抵抗R2が接続されている。第3バイポーラトランジスタQ3および第4バイポーラトランジスタQ4は、差動入力対を構成する第1バイポーラトランジスタQ1、第2バイポーラトランジスタQ2の定電流負荷として動作する。
第1バイポーラトランジスタQ1と第3バイポーラトランジスタQ3の接続点、および第2バイポーラトランジスタQ2と第4バイポーラトランジスタQ4の接続点はそれぞれ出力増幅回路20に接続されている。
出力増幅回路20は、第5バイポーラトランジスタQ5から第11バイポーラトランジスタQ11、第2定電流源14、第3定電流源16、第4定電流源18、帰還コンデンサCfbを含む。
第5バイポーラトランジスタQ5は、NPN型のバイポーラトランジスタであって、ベース端子には、第1バイポーラトランジスタQ1と第3バイポーラトランジスタQ3の接続点が接続されている。
第5バイポーラトランジスタQ5のエミッタ端子に接続される第2定電流源14は第2定電流Ic2を生成する。この第2定電流源14は、第5バイポーラトランジスタQ5のエミッタ負荷として動作する。
第5バイポーラトランジスタQ5のエミッタ端子に接続される第2定電流源14は第2定電流Ic2を生成する。この第2定電流源14は、第5バイポーラトランジスタQ5のエミッタ負荷として動作する。
第7バイポーラトランジスタQ7は、エミッタ端子が接地され、第5バイポーラトランジスタQ5とダーリントン接続されている。この第7バイポーラトランジスタQ7のベース端子には、第5トランジスタQ5に流れる電流Iq5と、第2定電流源14に流れる第2定電流Ic2の差分であるΔI=Iq5−Ic2が流れる。第7バイポーラトランジスタQ7は、この差分電流ΔIを増幅する。
第7バイポーラトランジスタQ7のコレクタ端子と、第5バイポーラトランジスタQ5のベース端子間には、位相補償用の帰還コンデンサCfbが設けられており、負帰還をかけることにより演算増幅器100の安定化を図っている。
出力増幅回路20の出力段に設けられた第8バイポーラトランジスタQ8と第9バイポーラトランジスタQ9は、それぞれNPN型、PNP型のバイポーラトランジスタであって、プッシュプル接続されている。
第4定電流源18、第10バイポーラトランジスタQ10、第11バイポーラトランジスタQ11はバイアス回路を構成し、出力段の第8バイポーラトランジスタQ8、第9バイポーラトランジスタQ9のバイアス電流およびバイアス電圧を調節する。
第4定電流源18、第10バイポーラトランジスタQ10、第11バイポーラトランジスタQ11はバイアス回路を構成し、出力段の第8バイポーラトランジスタQ8、第9バイポーラトランジスタQ9のバイアス電流およびバイアス電圧を調節する。
第10バイポーラトランジスタQ10は、NPN型のバイポーラトランジスタであって、第4定電流Ic4を生成する第4定電流源18に接続されている。第11バイポーラトランジスタQ11は、PNP型のバイポーラトランジスタである。第10バイポーラトランジスタQ10および第11バイポーラトランジスタQ11は、いずれもベース端子とコレクタ端子が接続されたダイオードとして機能し、第8バイポーラトランジスタQ8、第9バイポーラトランジスタQ9のバイアスを安定化するために設けられている。
第10バイポーラトランジスタQ10と第8バイポーラトランジスタQ8はカレントミラー接続され、第4定電流源18により生成される第4定電流Ic4により第8バイポーラトランジスタQ8、第9バイポーラトランジスタQ9のバイアス電流が調節される。
第6バイポーラトランジスタQ6は、NPN型のバイポーラトランジスタであって、ベース端子が第2バイポーラトランジスタQ2と第4バイポーラトランジスタQ4の接続点に接続される。第6バイポーラトランジスタQ6のエミッタ端子には、第3定電流Ic3を生成する第3定電流源16が接続されている。第3定電流源16により生成される第3定電流Ic3は、第2定電流源14により生成される第2定電流Ic2と略同一に設定される。
第6バイポーラトランジスタQ6のエミッタ端子は、差動増幅回路10の第3バイポーラトランジスタQ3、第4バイポーラトランジスタQ4のベース端子に接続される。第3バイポーラトランジスタQ3、第4バイポーラトランジスタQ4のベース電流は、第6バイポーラトランジスタQ6から供給される。第3バイポーラトランジスタQ3、第4バイポーラトランジスタQ4のベース電流の和Ib34は、第6バイポーラトランジスタQ6に流れる電流Iq6と、第3定電流Ic3を用いて、Ib34=Iq6−Ic3で与えられる。
差動入力対を構成する第1バイポーラトランジスタQ1、第2バイポーラトランジスタQ2それぞれに流れる電流Iq1、Iq2は、Iq1+Iq2=Ic1が成り立っており、入力電圧が等しいとき、Iq1=Iq2=Ic1/2が成り立つ。
第7バイポーラトランジスタQ7のベース電流Ib7は、第2定電流Ic2と、第5バイポーラトランジスタQ5に流れる電流Iq5を用いて、Ib7=Iq5−Ic2と表すことができる。同様に、第3、第4バイポーラトランジスタQ3、Q4のベース電流の和Ib34は、第3定電流Ic3と、第6バイポーラトランジスタQ6に流れる電流Iq6を用いて、Ib34=Iq6−Ic3と表すことができる。
上述のように、第2定電流源14、第3定電流源16により生成される第2定電流Ic2、第3定電流Ic3は等しく、Ic2=Ic3が成り立っており、平衡状態において、Ib7=Ib34が成り立つように設定したとき、Iq5=Iq6が成り立つ。第5バイポーラトランジスタQ5、第6バイポーラトランジスタQ6の電流増幅率hfeが等しいとき、それぞれのベース電流は等しくなるため、Ib5=Ib6が成り立つ。
その結果、差動増幅回路10は入力電圧が等しいとき平衡状態となる。
その結果、差動増幅回路10は入力電圧が等しいとき平衡状態となる。
演算増幅器100の非反転入力端子102および反転入力端子104に入力される電圧が変化すると、第7バイポーラトランジスタQ7に流れる電流Iq7が変化するため、第5バイポーラトランジスタQ5のエミッタ端子の電圧も変化することになる。しかしながら、本実施の形態に係る演算増幅器100では、第5バイポーラトランジスタQ5のエミッタ端子には第2定電流源14が接続されているため、ベース電流Ib5はほぼ一定値に保たれる。同様に、第6バイポーラトランジスタQ6のエミッタ端子には第3定電流源16が接続されているため、そのベース電流Ib6も、第3定電流Ic3にほぼ等しいまま保たれる。
このように、本実施の形態に係る演算増幅器100によれば、入力電圧が変動しても、差動増幅回路10の電流バランスが保たれるため、歪み特性を改善することができる。
また、差動増幅回路10の電流バランスが改善されることによって、入力オフセット電圧を低減することができる。
また、差動増幅回路10の電流バランスが改善されることによって、入力オフセット電圧を低減することができる。
本実施の形態に係る演算増幅器100においては、第3バイポーラトランジスタQ3、第4バイポーラトランジスタQ4のベース電流は、第5バイポーラトランジスタQ5から供給されるため、第3バイポーラトランジスタQ3もしくは第4バイポーラトランジスタQ4のコレクタ端子から供給する場合に比べて、ベース電流による電流バランスの非平衡を減少し、歪みを低減することができる。
図2は、図1の演算増幅器の第2定電流源14、第3定電流源16をカレントミラー回路で構成した演算増幅器100の回路図である。以降の図において、図1と同一の構成要素には同一の符号を付し、重複した説明を省略する。
図2の演算増幅器100は、第2定電流源14に代えてバイポーラトランジスタQ20を、第3定電流源16に代えてバイポーラトランジスタQ21を備え、さらにバイポーラトランジスタQ22および第5定電流源22を備える。
バイポーラトランジスタQ20、Q21、Q22はベース端子が共通に接続され、カレントミラー回路を構成する。トランジスタQ22のコレクタ端子には第5定電流源22が接続され、定電流Ic5が供給される。
図2の演算増幅器100は、第2定電流源14に代えてバイポーラトランジスタQ20を、第3定電流源16に代えてバイポーラトランジスタQ21を備え、さらにバイポーラトランジスタQ22および第5定電流源22を備える。
バイポーラトランジスタQ20、Q21、Q22はベース端子が共通に接続され、カレントミラー回路を構成する。トランジスタQ22のコレクタ端子には第5定電流源22が接続され、定電流Ic5が供給される。
バイポーラトランジスタQ20およびバイポーラトランジスタQ21のサイズを同一に設定することにより、バイポーラトランジスタQ20、Q21には同一の電流が流れるため、電流値の等しい定電流源として動作する。
次に本実施の形態に係る演算増幅器の変形例について説明する。本変形例においては、差動増幅回路の差動入力対がNPN型のバイポーラトランジスタで構成されている。
図3は、本変形例に係る演算増幅器100’の回路図を示す。本変形例に係る差動増幅回路10’は、差動入力対を構成する第1、第2バイポーラトランジスタがNPN型のバイポーラトランジスタQ1’、Q2’に置換され、さらに、カレントミラー負荷を構成する第3、第4バイポーラトランジスタが、PNP型のバイポーラトランジスタQ3’、Q4’に置換されている。
図3は、本変形例に係る演算増幅器100’の回路図を示す。本変形例に係る差動増幅回路10’は、差動入力対を構成する第1、第2バイポーラトランジスタがNPN型のバイポーラトランジスタQ1’、Q2’に置換され、さらに、カレントミラー負荷を構成する第3、第4バイポーラトランジスタが、PNP型のバイポーラトランジスタQ3’、Q4’に置換されている。
こうしたNPN型のバイポーラトランジスタを入力段に備える差動増幅回路10’を用いた演算増幅器100’においても、出力増幅回路20’に第5バイポーラトランジスタQ5’、第6バイポーラトランジスタQ6’を設け、それぞれのエミッタ端子に電流値が等しい第2定電流源14’、第3定電流源16’を接続することにより、Ib5=Ib6とベース電流を等しくすることができるため、低歪み化を実現できる。
上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
実施の形態では、演算増幅器100を構成するトランジスタ素子がすべてバイポーラトランジスタの場合を例に説明したが、一部にFET(Field Effect Transistor)を用いてもよい。いずれのトランジスタを用いるかについては、半導体の製造プロセスや演算増幅器に要求される特性、コストなどに応じて選択すればよい。
図1、図3のほか、バイポーラトランジスタのNPN型またはPNP型の組み合せは自由に変更可能であり、差動出力信号を増幅する第5バイポーラトランジスタQ5と、第5バイポーラトランジスタQ5に対応させて第6バイポーラトランジスタQ6を設け、それぞれのトランジスタに流れる電流を等しく設定することにより、差動入力段の電流バランスを改善し、低歪み化を実現することができる。
実施の形態では、第3バイポーラトランジスタQ3、第4バイポーラトランジスタQ4のベース端子に第6バイポーラトランジスタQ6のエミッタ端子を接続する場合について説明したが、第3バイポーラトランジスタQ3もしくは第4バイポーラトランジスタQ4のコレクタ端子と接続してもよい。この場合においても、第5バイポーラトランジスタQ5、第6バイポーラトランジスタQ6によってほぼ等しい電流が出力段に流れるため、歪み特性を改善することができる。
Q1 第1バイポーラトランジスタ、 Q2 第2バイポーラトランジスタ、 Q3 第3バイポーラトランジスタ、 Q4 第4バイポーラトランジスタ、 Q5 第5バイポーラトランジスタ、 Q6 第6バイポーラトランジスタ、 10 差動増幅回路、 20 出力増幅回路、 12 第1定電流源、 14 第2定電流源、 16 第3定電流源、 100 演算増幅器。
Claims (5)
- エミッタ端子が共通に接続され、入力差動対を構成するPNP型の第1、第2バイポーラトランジスタと、
前記第1、第2バイポーラトランジスタのエミッタ端子に接続され、定電流を供給する第1定電流源と、
コレクタ端子が前記第1バイポーラトランジスタのコレクタ端子に接続されたNPN型の第3バイポーラトランジスタと、
コレクタ端子が前記第2バイポーラトランジスタのコレクタ端子に接続され、ベース端子が前記第3バイポーラトランジスタのベース端子に接続されたNPN型の第4バイポーラトランジスタと、
ベース端子が前記第1バイポーラトランジスタと第3バイポーラトランジスタの接続点に接続されたNPN型の第5バイポーラトランジスタと、
前記第5バイポーラトランジスタのエミッタ端子に接続された第2定電流源と、
ベース端子が前記第2バイポーラトランジスタと第4バイポーラトランジスタの接続点に接続されたNPN型の第6バイポーラトランジスタと、
前記第6バイポーラトランジスタのエミッタ端子に接続され、前記第2定電流源と略同一の定電流を生成する第3定電流源と、
を備え、前記第5トランジスタに流れる電流と、前記第2定電流源に流れる電流の差分を増幅して出力することを特徴とする演算増幅器。 - 前記第6バイポーラトランジスタのエミッタ端子は、前記第3、第4バイポーラトランジスタのベース端子と接続されることを特徴とする請求項1に記載の演算増幅器。
- 前記第2定電流源および前記第3定電流源は、ベース端子が共通に接続され、カレントミラーを構成するNPN型のバイポーラトランジスタ対であることを特徴とする請求項1に記載の演算増幅器。
- 前記第1、第2バイポーラトランジスタをNPN型のバイポーラトランジスタに、前記第3、第4バイポーラトランジスタをPNP型のバイポーラトランジスタに置換したことを特徴とする請求項1に記載の演算増幅器。
- 前記第5、第6バイポーラトランジスタをPNP型のバイポーラトランジスタに置換したことを特徴とする請求項1に記載の演算増幅器。
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Citations (3)
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JP2002033626A (ja) * | 2000-07-17 | 2002-01-31 | Fujitsu Ltd | 増幅回路 |
JP2004072325A (ja) * | 2002-08-05 | 2004-03-04 | Denso Corp | 演算増幅器 |
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2004
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