KR20110136743A - 클래스 ａｂ 출력 스테이지 및 클래스 ａｂ 출력 스테이지를 포함하는 증폭기 - Google Patents

클래스 ａｂ 출력 스테이지 및 클래스 ａｂ 출력 스테이지를 포함하는 증폭기 Download PDF

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KR20110136743A
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프란시스 러프 귈림
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인터실 아메리카스 인코포레이티드
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Abstract

버퍼 스테이지는 플립트 전압 팔로워 및 이미터 팔로워를 포함한다. 플립트 전압 팔로워는 고전압 레일과 저전압 레일의 사이에 연결되어 있고 입력 및 출력을 포함한다. 또한 이미터 팔로워는 고전압 레일과 저전압 레일의 사이에 연결되어 있고 입력 및 출력을 포함한다. 레지스터는 플립트 전압 팔로워의 출력을 이미터 팔로워의 출력에 연결한다. 플립트 전압 팔로워의 입력 및 이미터 팔로워의 입력은 함께 연결되어 있고 버퍼 스테이지의 입력을 제공한다. 이미터 팔로워의 출력은 버퍼 스테이지의 출력을 제공한다. 차동 버퍼 스테이지는 한쌍의 그러한 버퍼 스테이지를 사용하여 구현될 수 있다. 그러한 차동 버퍼 스테이지는 완전 차동 연산 증폭기에 출력 스테이지를 제공한다.

Description

클래스 ＡＢ 출력 스테이지 및 클래스 ＡＢ 출력 스테이지를 포함하는 증폭기{CLASS AB OUTPUT STAGES AND AMPLIFIERS INCLUDING CLASS AB OUTPUT STAGES}
본원은, Gwilym Francis Luff에 의한 2010년 11월 24일자 미국특허출원 제12/954,169호 "CLASS AB OUTPUT STAGES AND AMPLIFIERS INCLUDING CLASS AB OUTPUT STAGES"(대리인 사건표 제ELAN-01257US2호), Gwilym Francis Luff에 의한 2010년 9월 10일자 미국가출원 제61/381,881호 "CLASS AB OUTPUT STAGES AND AMPLIFIERS INCLUDING CLASS AB OUTPUT STAGES"(대리인 사건표 제ELAN-01257US1호), 및 Gwilym Francis Luff에 의한 2010년 6월 15일자 미국가출원 제61/355,026호 "CLASS AB OUTPUT STAGES AND AMPLIFIERS INCLUDING CLASS AB OUTPUT STAGES"(대리인 사건표 제ELAN-01257US0호)의 상기 US 특허출원에 관하여 우선권을 주장하며, 이들 각각은 여기에 언급됨으로써 편입되어 있다.
본원발명은 클래스 AB 출력 스테이지 및 그것을 포함하는 증폭기에 관한 것이고, 더 구체적으로는, 플립트 전압 팔로워 및 이미터 팔로워를 포함하는 버퍼 스테이지에 관한 것이다.
단위 이득 버퍼와 같은 클래스 AB 출력 스테이지는 다양한 서로 다른 회로에서 사용되어 예컨대 연산 증폭기에 출력 버퍼를 제공하고 있다. 그러한 단위 이득 버퍼는 왜곡이 적은 연산 증폭기가 달성될 수 있도록 왜곡이 적은 것이 바람직하다. NPN 및 PNP 바이폴라 접합 트랜지스터 둘다가 이용될 수 있었던 소정의 단위 이득 버퍼 설계들에 있어서, 단위 이득 버퍼는 "0002" 팔로워 또는 "다이아몬드" 팔로워라고도 알려져 있는 캐스케이디드 보상 바이폴라 이미터 팔로워로서 성공적으로 구현되어 왔다.
현재, 실리콘 게르마늄 BiCMOS 프로세스와 같은 최고 성능의 보상 바이폴라 프로세스는 오픈 마켓 파운드리 바이폴라 프로세스에서 보상 프로세스 바이폴라 접합 트랜지스터(즉, NPN 및 PNP 트랜지스터 둘다)를 생산하는데 용이하게 이용가능하지 않다. 어느 경우에서든, 오픈 마켓 파운드리 바이폴라 프로세스에서 이용가능한 NPN 트랜지스터는 보상 프로세스 트랜지스터를 능가한다.
본원의 구체적 실시예는 플립트 전압 팔로워(flipped voltage follower) 및 이미터 팔로워를 포함하는 버퍼 스테이지로 향하고 있다. 플립트 전압 팔로워는 고전압 레일과 저전압 레일의 사이에 연결되고 입력 및 출력을 포함한다. 또한 이미터 팔로워는 고전압 레일과 저전압 레일의 사이에 연결되고 입력 및 출력을 포함한다. 레지스터는 플립트 전압 팔로워의 출력을 이미터 팔로워의 출력에 연결한다. 플립트 전압 팔로워의 입력 및 이미터 팔로워의 입력은 함께 연결되고 버퍼 스테이지의 입력을 제공한다. 이미터 팔로워의 출력은 버퍼 스테이지의 출력을 제공한다. 버퍼 스테이지는 클래스 AB 단위 이득 증폭기(unity gain amplifier)로서 동작한다.
일실시예에 의하면, 플립트 전압 팔로워 및 이미터 팔로워 각각은 동일 유형의 트랜지스터를 포함하지만, 반대 유형의 트랜지스터를 포함하지는 않는다. 예컨대, 플립트 전압 팔로워 및 이미터 팔로워 각각은 NPN 트랜지스터를 포함하지만, PNP 트랜지스터를 포함하지는 않는다. 대안으로, 플립트 전압 팔로워 및 이미터 팔로워는 PNP 트랜지스터를 각각 포함할 수 있지만, NPN 트랜지스터를 포함하지는 않는다.
또한, 버퍼 스테이지는 플립트 전압 팔로워의 적어도 하나의 트랜지스터 및 이미터 팔로워의 적어도 하나의 트랜지스터를 바이어싱하도록 구성된 바이어스 발생기를 포함할 수 있다. 일실시예에 의하면, 바이어스 발생기는 DC 레벨 시프터로서 구현된다.
본원의 구체적 실시예는 한쌍의 버퍼를 포함하는 차동 버퍼 스테이지로 향하고 있다. 제1 버퍼는 제1 입력 신호를 받아들이고 제2 버퍼는 제2 입력 신호를 받아들인다. 제1 및 제2 버퍼의 각각은 상기 방식으로 연결된 플립트 전압 팔로워 및 이미터 팔로워를 포함한다. 부가적으로, 제1 버퍼는 제1 버퍼내의 트랜지스터를 바이어싱하도록 구성된 바이어스 발생기를 포함할 수 있고, 제2 버퍼는 제2 버퍼내의 트랜지스터를 바이어싱하도록 구성된 그 자신의 바이어스 발생기를 포함할 수 있다.
본원의 구체적 실시예는 트랜스컨덕턴스 스테이지, 차동 출력 버퍼 스테이지 및 전압 이득 스테이지를 포함하는 완전 차동 연산 증폭기(fully differential operational amplifier)로 향하고 있다. 트랜스컨덕턴스 스테이지는 연산 증폭기에 차동 입력을 제공한다. 제1 및 제2 버퍼를 포함하는 차동 출력 버퍼 스테이지는 연산 증폭기에 차동 출력을 제공한다. 전압 이득 스테이지는 트랜스컨덕턴스 스테이지와 차동 출력 버퍼 스테이지의 사이에 있다. 제1 및 제2 버퍼의 각각은 상기 방식으로 연결된 플립트 전압 팔로워 및 이미터 팔로워를 포함한다. 부가적으로, 제1 버퍼는 제1 버퍼내 트랜지스터를 바이어싱하도록 구성된 바이어스 발생기를 포함할 수 있고, 제2 버퍼는 제2 버퍼내 트랜지스터를 바이어싱하도록 구성된 그 자신의 바이어스 발생기를 포함할 수 있다.
이 개요는 본원발명의 실시예 모두의 개요는 아니다. 부가적이고 대안적인 실시예, 및 본원발명의 특징, 태양 및 이점은 이하의 상세한 설명, 도면 및 청구범위로부터 더 명백하게 될 것이다.
도 1은 본원발명의 일실시예에 따른 클래스 AB 단위 이득 버퍼의 예시도,
도 2는 본원발명의 일실시예에 따른 차동 출력 스테이지의 예시도,
도 3은 도 2의 차동 출력 스테이지를 포함하는 연산 증폭기의 예시도,
도 4는 완전 차동 증폭기(FDA) 구성으로 연결된 도 3의 연산 증폭기를 도시한 도,
도 5는 본원발명의 실시예들을 구현하는 전형적인 시스템의 예시도,
도 6은 본원발명의 일실시예에 따른 클래스 AB 단위 이득 버퍼의 하이 레벨 블록선도,
도 7은 본원발명의 특정 실시예에 따른 방법의 개요를 나타내는데 사용되는 하이 레벨 흐름선도, 및
도 8은 양의 비대칭성을 갖는 대안적 팔로워의 예시도.
본원발명의 특정 실시예들은 어떠한 PNP 트랜지스터도 없이 NPN 트랜지스터를 사용하여 구현되는 고속의 저왜곡 단위 이득 전압 버퍼로 향하고 있다. 도 1은 본원발명의 일실시예에 따른 클래스 AB 단위 이득 버퍼(102)를 예시하고 있는데, 이하 간략하게 버퍼(102)라고도 일컬어질 것이다. 도 1에 도시한 바와 같이, 버퍼(102)는 고전압 레일(Vcc)과 저전압 레일(Vee)의 사이에 병렬로 연결된 플립트 전압 팔로워(FVF; 104) 및 이미터 팔로워(106)를 포함한다. 부가적으로, 버퍼(102)는 FVF(104) 및 이미터 팔로워(106)에 바이어스 출력을 제공하는 바이어스 발생기(108)를 포함하는 것으로 도시되어 있다.
"화이트 팔로워"라고 일컬어지기도 하는 FVF(104)는 한쌍의 NPN 트랜지스터(Q4, Q5)를 포함하는 것으로 도시되어 있고, 트랜지스터(Q5)의 컬렉터는 (일실시예에서는 커패시터(C19)에 의해) 트랜지스터(Q4)의 베이스에 연결되어 있다. 레지스터(R9)는 FVF(104)에 전류원을 제공하도록 트랜지스터(Q5)의 컬렉터와 고전압 레일(Vcc)의 사이에 연결되어 있다. 트랜지스터(Q4)의 이미터는 저전압 레일(Vee)에 연결되어 있다. 트랜지스터(Q5)의 베이스는 FVF(104)의 입력을 제공한다. 트랜지스터(Q5)의 이미터는 FVF(104)의 출력을 제공한다. 커패시터(C19)는 트랜지스터(Q5)의 컬렉터 전압의 고주파수 성분을 트랜지스터(Q4)의 베이스에 결합하는 한편, 저주파수 성분을 블로킹한다. 또한, 커패시터(C19)는 트랜지스터(Q4, Q43)의 베이스를 구동함으로써 부하 전류를 싱킹(sinking)하도록 부가적인 과도 또는 AC 전류를 제공한다. 부가적으로, 트랜지스터(Q4)의 베이스는 바이어스 발생기(108)의 출력을 수신한다. 일실시예에 있어서, 바이어스 발생기(108)는 입력에서 트랜지스터(Q5)의 컬렉터에서의 전압을 받아들이고, 트랜지스터(Q5)의 컬렉터 전압의 저주파수 성분을 트랜지스터(Q4)의 베이스상으로 넘겨준다.
FVF(104)의 입력(즉, 트랜지스터(Q5)의 베이스)에서의 전압 신호가 증가할 때, 트랜지스터(Q5)의 이미터 전류에서는 그 노드에서의 유한 임피던스로 인하여 증가가 있다. 또한 이러한 전류는 트랜지스터(Q5)의 컬렉터 터미널에서 나타나보이고 레지스터(R9)를 통과한다. 이것은 트랜지스터(Q5)의 컬렉터에서의 전압이 감소하는 결과를 초래한다. 트랜지스터(Q5)의 컬렉터에서의 이러한 전압은 커패시터(C19)를 통하여 트랜지스터(Q4)의 베이스로 전파함으로써, 트랜지스터(Q4)의 컬렉터 전류를 감소시키게 되고, 순차적으로 트랜지스터(Q5)의 컬렉터 전류를 낮춘다. FVF(104)의 입력(즉, 트랜지스터(Q5)의 베이스)에서의 전압 신호가 감소할 때, 트랜지스터(Q5)의 컬렉터 전류에서는 감소가 있고 레지스터(R9)를 통하는 전류에서는 감소가 있다. 이것은 트랜지스터(Q5)의 컬렉터에서의 전압이 증가하는 결과를 초래한다. 트랜지스터(Q5)의 컬렉터에서의 전압은 커패시터(C19)를 통하여 트랜지스터(Q4)의 베이스로 전파함으로써, 트랜지스터(Q4)의 컬렉터 전류를 증가시키게 되고, 순차적으로 트랜지스터(Q5)의 컬렉터 전류를 증가시킨다. 더 일반적으로는, 트랜지스터(Q5), 커패시터(C19) 및 트랜지스터(Q4)에 의해 네가티브 피드백 루프가 형성됨으로써, 트랜지스터(Q5)의 컬렉터 전류에서의 변화를 초래하여 트랜지스터(Q4)의 컬렉터 전류에서의 반대 변화를 야기시킨다. 이러한 네가티브 피드백 루프는 트랜지스터(Q5)의 컬렉터 전류를 실질적으로 일정하게 유지하고 그리하여 트랜지스터(Q5)의 베이스-이미터 전압(VBE)을 실질적으로 일정하게 유지하려는 경향을 가짐으로써, 저왜곡 회로를 제공한다.
이미터 팔로워(106)는 NPN 트랜지스터(Q32, Q43)를 포함한다. 트랜지스터(Q32)의 컬렉터는 고전압 레일(Vcc)에 연결되어 있다. 트랜지스터(Q32)의 베이스는 이미터 팔로워(106)의 입력을 제공한다. 이미터 팔로워(106)의 출력을 제공하는 트랜지스터(Q32)의 이미터는 트랜지스터(Q43)의 컬렉터에 연결되어 있다. 트랜지스터(Q43)의 이미터는 이미터 팔로워(106)에 전류 싱크를 제공하도록 저전압 레일에 연결되어 있다. 트랜지스터(Q43)의 베이스는 트랜지스터(Q4)의 베이스에 연결되어서, 그들 둘다 바이어스 발생기(108)의 바이어스 출력 및 커패시터(C19)를 통한 피드백 신호에 의해 동일한 방식으로 바이어싱되게 한다.
FVF(104)의 입력 및 이미터 팔로워(104)의 입력은 버퍼(102)의 입력(Vin)을 제공하도록 함께 연결되어 있다. 낮은 값의 레지스터(R0)는 FVF(104)의 출력과 이미터 팔로워(106)의 출력 사이에 직렬로 연결되어 있다. 레지스터(R0)는 FVF(104)의 임피던스를 증가시키고, 이미터 팔로워(106) 및 FVF(104)의 출력 임피던스를 이퀄라이징하는데 사용된다. 병렬 팔로워 스테이지의 출력 임피던스를 이퀄라이징하는 것은 저왜곡을 제공하는 설계의 핵심 특징이다. 동일한 출력 임피던스에 대하여, 트랜지스터(Q5, Q32)의 컬렉터 전류는 동일하다. 이것은 FVF(104)에서의 트랜지스터(Q5)로부터의 피드백이 트랜지스터(Q32)의 컬렉터 전류에서의 변화를 보상하는데 사용되도록 허용한다. 이것은 트랜지스터(Q43)의 베이스를 트랜지스터(Q4)의 베이스에 연결하여 Q43의 컬렉터 전류가 Q4의 컬렉터 전류를 복제하는 설계에서 성취된다. 이것은 트랜지스터(Q32)의 컬렉터 전류에서의 변동을 감축시킴으로써 이미터 팔로워(106)로부터 저왜곡의 결과를 초래한다. 또한, 이것은 이미터 팔로워(106) 및 FVF(104)의 출력이 버퍼(102)의 출력(Vout)에서 적절하게 함께 합해지도록 허용한다.
바이어스 발생기(108)는 저주파수에서 트랜지스터(Q4, Q43)의 베이스를 바이어싱하는데 사용되는 바이어스 출력을 산출한다. 일실시예에 의하면, 바이어스 출력은 바이어스 전류이다. 일실시예에 의하면, 바이어스 발생기(108)는 트랜지스터(Q5)의 컬렉터에서의 전압을 받아들여 그것을 바이어스 출력을 제공하는데 사용되는 또다른 전압 레벨로 다운 시프팅하는 DC 레벨 시프터로서 구현된다(예컨대 바이어스 전류는 다운 시프팅된 전압 레벨에 비례한다). 일실시예에 의하면, 이하 논의되는 도 2로부터 인식될 수 있는 바와 같이, DC 레벨 시프터는 트랜지스터(Q5)의 컬렉터와 트랜지스터(Q4)의 베이스의 사이에 있고 "신축적" 레벨 시프트를 만들기 위해 이미터 팔로워(Q29) 및 PMOS 공통 게이트 스테이지(M10)를 사용한다. 일실시예에 의하면, 전체 레벨 시프터는 고주파수에서 커패시터(C19)에 의해 바이패싱된다.
또한 도 1에는 버퍼(102)에 회로 보호를 제공하는 선택사항으로서의 트랜지스터(Q15, Q73)가 도시되어 있다. 트랜지스터(Q15)는 트랜지스터(Q32, Q5)의 베이스 대 이미터 전압의 역 바이어스를 제한하여, 트랜지스터(Q32, Q5)를 손상으로부터 보호한다. 트랜지스터(Q73)는 레지스터(R9) 양단간 전압 스윙을 제한하여, 트랜지스터(Q4, Q43)의 베이스로의 바이어스 전류를 OFF로 돌릴 수 있는 트랜지스터(Q5)의 컬렉터상의 큰 과도를 방지한다.
도 1로부터 인식될 수 있는 바와 같이, 바이폴라 접합 트랜지스터는 모두 NPN 트랜지스터이다. 따라서, FVF(104) 및 이미터 팔로워(106)는 N형 서브스테이지라고 일컬어질 수 있다. 동작시에는, N형 FVF(104)는 그것이 풀다운(pull down)할 수 있는 것보다 더 많은 전류를 풀다운할 수 있고, N형 이미터 팔로워(106)는 그것이 풀업(pull up)할 수 있는 것보다 더 많은 전류를 풀업할 수 있다. 다른 식으로 말하자면, N형 FVF(104)는 전류를 강하게 싱킹할 수 있지만 그 부하 레지스터 또는 전류원이 소싱할 수 있는 것보다 더 큰 전류를 소싱할 수는 없다. N형 이미터 팔로워(106)는 전류를 강하게 소싱할 수 있지만, 그 풀다운 트랜지스터 또는 전류 싱크가 싱킹할 수 있는 것보다 더 큰 전류를 싱킹할 수는 없다. 따라서, N형 FVF(104)는 음의 비대칭성을 갖는다고 말할 수 있고 N형 이미터 팔로워(106)는 양의 비대칭성을 갖는다고 말할 수 있다. FVF(104)와 이미터 팔로워(106)의 병렬 연결은 전류의 소싱과 싱킹 둘다 때에 클래스 AB 동작을 제공한다. 다시 말하면, FVF(104) 및 이미터 팔로워(106)는 푸시-풀(push-pull) 클래스 AB 동작을 제공한다. FVF 및 이미터 팔로워가 P형이라면, 이것은 반대일 것이다, 즉, P형 FVF는 그것이 풀다운할 수 있는 것보다 더 많이 풀업하고 P형 이미터 팔로워는 그것이 풀업할 수 있는 것보다 더 많이 풀다운할 것이다.
도 2는 본원발명의 일실시예에 따라 차동 출력 스테이지(202)를 제공하도록 (102p 및 102n으로 부호가 붙여진) 2개의 버퍼(102)가 바이어스 회로 및 차동 이득 레지스터와 어떻게 연결될 수 있는지를 예시하고 있다. 버퍼(102p)는 Vin_p에서 제1 입력 신호를 수신하고, 버퍼(102n)는 Vin_n에서 제2 입력 신호를 수신한다. 버퍼(102p)는 Vout_p에서 제1 출력을 제공하고, 버퍼(102n)는 Vout_n에서 제2 출력을 제공한다.
버퍼(102n)는 도 1에 관하여 상기한 버퍼(102)의 일구현물로서, 트랜지스터 및 레지스터가 동일한 방식으로 연결되고 부호붙여져 있다. 도 2에 있어서, 바이어스 발생기(108n)는 NPN 트랜지스터(Q29, Q28), PMOS 트랜지스터(M10, M13) 및 레지스터(R15)를 포함하는 DC 전압 레벨 시프터로 구현되어 있다. 바이어스 발생기(108n)의 이미터 팔로워(Q29)는 공통 게이트 증폭 스테이지로서 역할하는 트랜지스터(M10)의 소스를 구동시킨다. 트랜지스터(M13)는 캐스코드(cascode) 트랜지스터로서, 레벨 시프터의 출력 임피던스를 증가시킨다. 또한, 캐스코드 트랜지스터(M13)는 트랜지스터(M10)의 드레인 대 소스 전압을 감축시킴으로써, 트랜지스터(M10, M13) 둘다 완전 공급 전압을 견딜수 없는 더 낮은 전압 MOS 트랜지스터이도록 허용한다. 이것은, 개별 MOSFET이 3.6 볼트만을 견딜 수 있을 뿐이더라도, 5.5 볼트 공급으로부터 동작될 수 있는 회로의 결과를 가져온다.
버퍼(102p)는 그것이 DC 전압 레벨 시프터로 구현되는 FVF(104p), 이미터 팔로워(106p) 및 바이어스 발생기(108p)를 포함한다는 점에서 버퍼(102n)와 유사하다. FVF(104p)는 (트랜지스터(Q4, Q5), 레지스터(R9) 및 커패시터(C19)와 유사한 방식으로 동작하는) NPN 트랜지스터(Q0, Q1), 레지스터(R29) 및 커패시터(C18)를 포함한다. 이미터 팔로워(106p)는 (트랜지스터(Q32, Q43)와 유사한 방식으로 동작하는) NPN 트랜지스터(Q31, Q44)를 포함한다. 레지스터(R4)는 레지스터(R0)가 버퍼(102n)에 대하여 하는 것과 동일한 기능을 버퍼(102p)에 제공한다. 바이어스 발생기(108p)는 (트랜지스터(Q28, Q29), PMOS 트랜지스터(M10, M13) 및 레지스터(R15)와 유사한 방식으로 동작하는) NPN 트랜지스터(Q25, Q26), PMOS 트랜지스터(M6, M11) 및 레지스터(R14)를 포함하는 DC 전압 레벨 시프터로서 구현된다. 도 2에 도시된 선택사항으로서의 트랜지스터(Q19, Q74)는 도 1을 참조하여 논의된 트랜지스터(Q15, Q73)와 유사한 회로 보호 기능을 제공하고, 도 2에도 포함되어 있다.
레벨 시프터에 대한 복제 바이어스 회로(210)도 도시되어 있다. 복제 바이어스 회로(210)는 NPN 트랜지스터(Q2, Q3), PMOS 트랜지스터(M5, M12) 및 레지스터(R7, R13)를 포함하는 것으로 도시되어 있다. 제어 전압은 레지스터(R7), 트랜지스터(Q3) 및 트랜지스터(M12)를 가로지르는 전압 강하에 의해 트랜지스터(M12)의 게이트에서 발생된다. 이들 디바이스를 통과하는 바이어스 전류는 레벨 시프터(108p)에서의 트랜지스터(M11) 및 트랜지스터(Q25)를 통과하는 것 및 레벨 시프터(108n)에서의 트랜지스터(M10) 및 트랜지스터(Q29)를 통과하는 것과 동일하다. 따라서, 레지스터(R29, R9) 양단간 전압은 레지스터(R7) 양단간 전압과 실질적으로 동일하게 된다. 이것은 FVF 및 이미터 팔로워 둘다에서의 퀴슨트(quiescent) 바이어스 전류를 제어한다. NPN 트랜지스터(Q6, Q8) 및 레지스터(R35, R36, R38)를 포함하는 것으로 도시되어 있는 전류 미러 바이어스 회로 입력부(212)도 도시되어 있다. 이것은 트랜지스터(Q2, Q26, Q28)에서 동일한 컬렉터 전류를 발생시킨다. 바이어스 발생기(108n, 108p), 복제 바이어스 회로(210) 및 전류 미러 바이어스 회로 입력부(212)는 모두 바이어스 회로로 생각될 수 있다.
플립트 전압 팔로워와 사용되는 레벨 시프터에 대하여는, 그것이 저주파수에서의 신호 전송도 담당하고 플립트 전압 팔로워의 동작 바이어스 전류 정의도 담당할 때, 모순되는 요구가 존재한다. 단위 이득은 신호 전송에 소망될 수 있지만, 더 높은 이득은 출력 스테이지 바이어스 전류에서의 에러를 감축하는데 소망될 수 있다. 레지스터(R1)는 이 문제를 다루고 있다. 이 레지스터(R1)는 레벨 시프터(108p, 108n)를 링크한다. 레지스터(R1)의 값은 레벨 시프터(108p, 108n) 및 레지스터(R1)가 1에 가까운 차동 전압 이득을 갖도록 선택된다. 이것은 레벨 시프터를 통하는 저주파수 경로의 차동 전압 이득을 커패시터(C18, C19)를 통하는 고주파수 경로의 그것에 매칭시킨다. 이것은 저주파수에서 차동 출력 스테이지의 동작을 향상시킨다. 레벨 시프터의 공통 모드 이득은 높은 채로 있으므로, 출력 스테이지에서 바이어스 전류의 제어를 향상시킨다.
도 3은 상기 단위 이득 버퍼(102n, 102p) 및 더 구체적으로 차동 출력 스테이지(202)를 포함하는 전형적인 연산 증폭기(302)를 도시하고 있다. 연산 증폭기(302)는 피드-포워드를 갖는 완전 차동 3개의 스테이지 네스티드 밀러 증폭기(nested miller amplifier)로서 도시되고 있고, 출력에 (도 3에서 통틀어 스테이지(202)로 도시된) 전압 버퍼(102n, 102p)가 부가되어 있다. 이들 버퍼는 내부 루프 이득을 갖는 전압 팔로워이다. Av 스테이지는 전압 이득 스테이지이고, 모든 선행하는 Gm 스테이지는 차동 쌍에 기초하는 트랜스컨덕턴스 스테이지이다. 일실시예에 의하면, 전체 단위 이득 대역폭은 대략 16GHz이다. 일실시예에 의하면, Gm2는 2개의 입력 스테이지의 트랜스컨덕턴스의 1/5을 가져서, 3개의 스테이지와 2개의 스테이지 동작간 크로스-오버를 3.2GHz로 설정한다. 1 내지 250MHz의 동작 주파수 범위에 걸쳐서, 총 4개의 네스티드 피드백 루프가 작동한다: 1)단위 이득 출력 버퍼에서의 내부 피드백, 2)전압 이득 스테이지 주위의 내부 밀러 피드백 루프, 3)전압 이득 스테이지 및 Gm2 주위의 외부 밀러 피드백 루프, 및 4)소망의 이득을 설정하는 오프 칩 피드백 루프. 일실시예에 의하면, 3.2GHz 이상에서는 3 스테이지 경로는 이득이 없고, 주파수 응답은 2개 스테이지 경로에 의해 설정된다. 도 3은 연산 증폭기에 출력 스테이지를 제공하도록 (도 1을 참조하여 상기된) 단위 이득 버퍼(102) 및 (도 2를 참조하여 상기된) 차동 출력 스테이지(202)가 어떻게 사용될 수 있는지의 단지 일례를 도시하고 있다. 도 3에는 트랜스컨덕턴스 스테이지, 전압 이득 스테이지, 피드백 루프 등의 예시적 상세가 소정 연산 증폭기에 대하여 도시되었지만, 당업자는 단위 이득 버퍼(102) 및 차동 출력 스테이지(202)가 거의 어떠한 연산 증폭기(및 더 일반적으로 어떠한 증폭기)에라도 출력 스테이지를 제공하도록 사용될 수 있고 여전히 본원발명의 범위내에 있음을 이해할 것이다.
도 4는 완전 차동 증폭기(FDA) 구성으로 연결된 증폭기(302)를 도시하고 있다. 도 5는 본원발명의 실시예들을 구현하는 예시적인 시스템을 도시하고 있다. 더 구체적으로, 도 5는 본원발명의 일실시예에 따라 아날로그 대 디지털 컨버터(ADC; 504)를 구동시키는데 사용되고 있는 완전 차동 증폭기(FDA) 구성으로 연결된 증폭기(302)를 도시하고 있다. 부가적으로, 로우 패스 필터(502)는 그것이 ADC(504)에 제공되기 이전에 증폭기(302)의 출력을 필터링하는데 사용되고 있는 것으로 도시되어 있다.
본원발명의 특정 실시예들에 의하면, 회로(102, 202)는 실리콘 게르마늄 BiCMOS 프로세스 기술을 사용하여 제조된다. 대안으로, 다른 유형의 프로세스 기술이 사용될 수 있다.
상기한 바와 같이, 실리콘 게르마늄 BiCMOS NPN 트랜지스터(PNP 트랜지스터 아님)는 오픈 마켓 파운드리 바이폴라 프로세스에서 현재 이용가능하다. 따라서, 상기 회로들은 오픈 마켓 파운드리 바이폴라 프로세스에서 현재 이용가능한 실리콘 게르마늄 BiCMOS NPN 트랜지스터를 사용하여 생산될 수 있다. 부가적으로, NPN 트랜지스터는 그 PNP 상대를 능가하는 것이 전형적이다. 그러므로, PNP 트랜지스터가 아닌 NPN 트랜지스터를 포함함으로써 상기 회로들은 탁월한 성능을 제공한다. 그럼에도 불구하고, 상기 회로들이 플립핑되는 것이 필수적이고 NPN 트랜지스터를 PNP 트랜지스터로 그리고 PMOS 트랜지스터를 NMOS 트랜지스터로 대체하는 것도 본원발명의 범위내에 있다. 또한, NPN 바이폴라 디바이스를 전계 효과 트랜지스터(FET)와 같은 다른 증폭 디바이스로 대체하는 것도 본원발명의 범위내에 있다.
고전적인 클래스 AB 보상 바이폴라 "다이아몬드" 또는 "0002" 팔로워 증폭기는 서로의 미러 이미지인 팔로워들을 포함하고, 각각의 팔로워는 유사한 구성으로 반대 유형들의 바이폴라 접합 트랜지스터(즉, NPN 및 PNP 트랜지스터 둘다)를 포함한다. 대조적으로, 상기 본원발명의 구체적 실시예들에 의하면, 클래스 AB 버퍼 스테이지의 팔로워는 단지 단일 유형의 바이폴라 접합 트랜지스터만을 포함한다(즉, NPN 트랜지스터만 또는 PNP 트랜지스터만).
도 1을 다시 참조하면, 버퍼 스테이지(102)는 N형 플립트 전압 팔로워(FVF; 104) 및 N형 이미터 팔로워(106)를 포함하고, 그 각각은 고전압 레일과 저전압 레일의 사이에 연결되어 있다. N형 이미터 팔로워(106)는 양의 비대칭성을 갖는 팔로워의 예이다, 즉, 그것은 그것이 풀다운하는 것보다 더 많이 풀업한다. 다른 한편, N형 FVF(104)는 음의 비대칭성을 갖는 팔로워의 예이다, 즉, 그것은 그것이 풀업하는 것보다 더 많이 풀다운한다. 또한, 양의 비대칭성을 갖는 대안의 팔로워가 N형 이미터 팔로워 대신에 사용될 수 있고 및/또는 음의 비대칭성을 갖는 대안적 유형의 팔로워가 N형 FVF 대신에 사용될 수 있는 것도 본원발명의 범위내에 있다.
도 6에 도시된 바와 같이, 입력 신호(예컨대 Vin)는 블록(606)에 의해 나타내어진 양의 비대칭성(즉, 그것은 그것이 풀다운하는 것보다 더 많이 풀업한다)을 갖는 팔로워 및 블록(604)에 의해 나타내어진 음의 비대칭성(즉, 그것은 그것이 풀업하는 것보다 더 많이 풀다운한다)을 갖는 팔로워 둘다에 제공된다. 다른 식으로 말하자면, 블록(606)의 이득은 신호의 음의 부분에 대하여보다 신호의 양의 부분에 대하여 더 크고, 블록(604)의 이득은 신호의 양의 부분에 대하여보다 신호의 음의 부분에 대하여 더 크다. 블록(604)은 N형 FVF(104)에 의해 구현될 수 있지만 그에 국한되는 것은 아니다. 블록(606)은 N형 이미터 팔로워(106)에 의해 구현될 수 있지만 그에 국한되는 것은 아니다. FVF(104) 및 이미터 팔로워(106)가 (N형 트랜지스터 대신에) P형 트랜지스터를 사용하여 구현되었다면, 블록(604)은 P형 이미터 팔로워(106)에 의해 구현될 수 있고, 블록(606)은 P형 FVF(104)에 의해 구현될 수 있다. 또한 도 6은 국한되는 것은 아니지만 바이어스 발생기(108)에 의해 구현될 수 있는 바이어스 발생기(608)를 도시하고 있다.
양의 비대칭성(606)을 갖는 팔로워는 입력 신호를 수신하고 입력 신호의 음의 부분보다 입력 신호의 양의 부분을 더 많이 증폭함으로써, (입력 신호에 관하여 양의 비대칭성을 갖는) 출력 신호를 발생시킨다. 음의 비대칭성(604)을 갖는 팔로워는 동일한 입력 신호를 수신하고 입력 신호의 양의 부분보다 입력 신호의 음의 부분을 더 많이 증폭함으로써, (입력 신호에 관하여 음의 비대칭성을 갖는) 출력 신호를 발생시킨다. 그러한 증폭은 단위 이득 증폭이거나 더 작은 것일 수 있지만, 그에 국한되는 것은 아니다. 다시 말하면, 여기서 사용되고 있는 증폭한다라는 용어는 반드시 진폭 증가를 뜻하는 것은 아니다. 신호 합산기(610)는 양의 비대칭성을 갖는 팔로워(604)에 의해 산출된 신호 및 음의 비대칭성을 갖는 팔로워(606)에 의해 산출된 신호를 합산함으로써, 입력 신호에 관하여 대칭적인 출력 신호를 산출한다. 또한 신호 합산기(610)는 양의 비대칭성을 갖는 팔로워(606)와 음의 비대칭성을 갖는 팔로워(604)의 출력 임피던스를 매칭시킬 수 있다. 일실시예에 의하면, 출력 신호는 실질적으로 입력 신호 그것인 것이다, 즉, 출력 신호는 입력 신호의 버퍼링된 버전이다.
본원발명의 구체적인 실시예들에 의한 방법은 도 7의 하이 레벨 흐름선도에 그 개요가 나타나 있다. 도 7을 참조하면, 단계(702)에서는, 입력 신호가 수신된다. 특정 실시예에 있어서, 단계(702)에서 수신된 입력 신호는 제1 팔로워(예컨대 606 또는 106)의 입력에서 그리고 제2 팔로워(예컨대 604 또는 104)의 입력에서 수신된다. 제1 및 제2 팔로워는 병렬로 연결되어 있고 제1 및 제2 팔로워의 입력은 함께 연결되어 있다. 단계(704)에서, 제1 팔로워(예컨대 606 또는 106)를 사용하여, 입력 신호의 양의 부분은 입력 신호의 음의 부분보다 더 많이 증폭됨으로써, 입력 신호에 관하여 양의 비대칭성을 갖는 신호를 산출한다. 단계(706)에서, 제2 팔로워(예컨대 604 또는 104)를 사용하여, 입력 신호의 음의 부분은 입력 신호의 양의 부분보다 더 많이 증폭됨으로써, 입력 신호에 관하여 음의 비대칭성을 갖는 신호를 산출한다. 단계(710)에서, 입력 신호에 관하여 양의 비대칭성을 갖는 (단계 702에서 산출된) 신호는 입력 신호에 관하여 음의 비대칭성을 갖는 (단계 706에서 산출된) 신호와 합산됨으로써 출력 신호를 산출한다. 일실시예에 의하면, 단계(710)에서 산출된 출력 신호는 실질적으로 단계(702)에서 수신된 입력 신호 그것인 것이다, 즉, 출력 신호는 입력 신호의 단위 이득 버퍼링된 버전이다. 구체적인 실시예들에 의하면, 단계(704, 706)에서 수행된 증폭은, 반대 유형의 바이폴라 접합 트랜지스터를 포함함이 없이, 동일 유형의 바이폴라 접합 트랜지스터를 포함하는 팔로워를 사용하여 수행된다(즉, NPN 트랜지스터만 또는 PNP 트랜지스터만).
상기한 바와 같이, N형 이미터 팔로워(106)는 입력 신호의 음의 부분보다 입력 신호의 양의 부분을 더 많이 증폭함으로써 (입력 신호에 대하여 양의 비대칭성을 갖는) 출력 신호를 발생시키는 양의 비대칭성을 갖는 팔로워(606)의 예이다. 도 8은 양의 비대칭성(604)을 갖는 대안의 팔로워의 예시로서 피드백을 포함한다. 이러한 회로는 이미터 팔로워(Q106)를 구동시키도록 트랜지스터(Q101, Q103, Q104)를 포함하는 보조 증폭기를 사용한다. 트랜지스터(Q3, Q4)는 이미터 팔로워(Q6) 주위에 피드백 이득을 제공하는 차동 쌍이다. 트랜지스터(M101)는 전류원으로서 기능하고, 레지스터 같은 대안물에 의해 대체될 수 있다. 트랜지스터(Q1)는 입력과 출력간 올바른 전압차를 제공하는 레벨 시프터이여서 이 회로는 FVF와 병렬로 놓일 수 있다. 보조 증폭기의 가외의 루프 이득은 피드백에 의해 이 스테이지의 선형성을 향상시킨다.
그 특정 관계 및 기능의 수행을 예시하는 기능적 빌딩 블록의 도움으로 본원발명의 실시예들이 상기되었다. 이들 기능적 빌딩 블록의 바운더리는 설명의 편의를 위해 여기서 제멋대로 정의되기도 하였다. 그 특정 관계 및 기능이 적절하게 수행되는 한 대안의 바운더리가 정의될 수 있다. 그러므로 어떠한 그런 대안의 바운더리도 본원발명의 취지 및 범위내에 있다.
상기 설명은 본원발명의 바람직한 실시예에 관한 것이다. 이들 실시예들은 예시 및 설명의 목적으로 제공되었지만, 빠뜨리지 않고 모두 나타낸 것은 아니며 개시된 그 형태로 본원발명을 제한하려는 것도 아니다. 많은 수정 및 변형이 당업자에게 명백할 것이고 본원발명의 범위내에 있다.
실시예들은 본원발명의 원리 및 그 실용적 응용을 가장 잘 설명함으로써 당업자에게 본원발명을 이해시키기 위해 선택되고 설명되었다. 본원발명의 범위는 이하의 청구범위 및 그 균등물에 의해 정의되고자 함이다.

Claims (23)

  1. 고전압 레일과 저전압 레일의 사이에 연결되고 입력 및 출력을 포함하는 플립트 전압 팔로워;
    상기 고전압 레일과 상기 저전압 레일의 사이에 연결되고 입력 및 출력을 포함하는 이미터 팔로워; 및
    상기 플립트 전압 팔로워의 출력을 상기 이미터 팔로워의 출력에 연결하는 레지스터;를 포함하고,
    상기 플립트 전압 팔로워의 입력 및 상기 이미터 팔로워의 입력은 함께 연결되고 버퍼 스테이지의 입력을 제공하고,
    상기 이미터 팔로워의 출력은 상기 버퍼 스테이지의 출력을 제공하는 것을 특징으로 하는 버퍼 스테이지.
  2. 제1 항에 있어서,
    상기 레지스터는 상기 플립트 전압 팔로워 및 상기 이미터 팔로워의 출력 임피던스를 이퀄라이징하고 상기 플립트 전압 팔로워 및 상기 이미터 팔로워의 출력이 상기 버퍼 스테이지의 출력에서 합산되게 하는 것을 특징으로 하는 버퍼 스테이지.
  3. 제1 항에 있어서,
    상기 플립트 전압 팔로워 및 상기 이미터 팔로워는 각각 동일 유형의 바이폴라 접합 트랜지스터를 포함하지만, 그 어느것도 반대 유형의 바이폴라 접합 트랜지스터를 포함하지는 않는 것을 특징으로 하는 버퍼 스테이지.
  4. 제3 항에 있어서,
    상기 플립트 전압 팔로워 및 상기 이미터 팔로워는 각각 NPN 트랜지스터를 포함하지만, 그 어느것도 PNP 트랜지스터를 포함하지는 않는 것을 특징으로 하는 버퍼 스테이지.
  5. 제3 항에 있어서,
    상기 플립트 전압 팔로워 및 상기 이미터 팔로워는 각각 PNP 트랜지스터를 포함하지만, 그 어느것도 NPN 트랜지스터를 포함하지는 않는 것을 특징으로 하는 버퍼 스테이지.
  6. 제1 항에 있어서,
    상기 플립트 전압 팔로워의 적어도 하나의 트랜지스터 및 상기 이미터 팔로워의 적어도 하나의 트랜지스터를 바이어싱하도록 구성된 바이어스 발생기를 더 포함하는 것을 특징으로 하는 버퍼 스테이지.
  7. 제6 항에 있어서, 상기 바이어스 발생기는 DC 레벨 시프터를 포함하는 것을 특징으로 하는 버퍼 스테이지.
  8. 제1 항에 있어서,
    상기 플립트 전압 팔로워는,
    상기 플립트 전압 팔로워의 입력을 제공하는 베이스, 제1 레지스터(R9)에 의해 고전압 레일(Vcc)에 연결된 컬렉터 및 상기 플립트 전압 팔로워의 출력을 제공하는 이미터를 갖는 제1 트랜지스터(Q5); 및
    베이스, 상기 제1 트랜지스터(Q5)의 이미터에 연결된 컬렉터 및 저전압 레일(Vee)에 연결된 이미터를 갖는 제2 트랜지스터(Q4);를 포함하는 것을 특징으로 하는 버퍼 스테이지.
  9. 제8 항에 있어서,
    상기 플립트 전압 팔로워는,
    상기 제1 트랜지스터(Q5)의 컬렉터와 상기 제2 트랜지스터(Q4)의 베이스의 사이에 연결된 커패시터(C19)를 더 포함하는 것을 특징으로 하는 버퍼 스테이지.
  10. 제9 항에 있어서,
    상기 제2 트랜지스터(Q4)의 베이스를 바이어싱하도록 구성된 바이어스 발생기를 더 포함하는 것을 특징으로 하는 버퍼 스테이지.
  11. 제9 항에 있어서,
    상기 이미터 팔로워는,
    상기 이미터 팔로워의 입력을 제공하는 베이스, 상기 고전압 레일(Vcc)에 연결된 컬렉터 및 상기 이미터 팔로워의 출력을 제공하는 이미터를 갖는 제3 트랜지스터(Q32); 및
    상기 제2 트랜지스터(Q4)의 베이스에 연결된 베이스, 상기 제3 트랜지스터(Q32)의 이미터에 연결된 컬렉터 및 상기 저전압 레일(Vee)에 연결된 이미터를 갖는 제4 트랜지스터(Q43);를 포함하는 것을 특징으로 하는 버퍼 스테이지.
  12. 제11 항에 있어서,
    상기 제2 트랜지스터(Q4)의 베이스 및 상기 제4 트랜지스터(Q43)의 베이스를 바이어싱하도록 구성된 바이어스 발생기를 더 포함하는 것을 특징으로 하는 버퍼 스테이지.
  13. 제1 항에 있어서,
    상기 버퍼 스테이지는 클래스 AB 단위 이득 증폭기로서 동작하는 것을 특징으로 하는 버퍼 스테이지.
  14. 제1 입력 신호를 받아들이는 제1 버퍼 및 제2 입력 신호를 받아들이는 제2 버퍼를 포함하는 차동 버퍼 스테이지로서,
    상기 제1 및 제2 버퍼의 각각은,
    입력 및 출력을 포함하고 고전압 레일과 저전압 레일의 사이에 연결되는 플립트 전압 팔로워;
    입력 및 출력을 포함하고 상기 고전압 레일과 상기 저전압 레일의 사이에 연결되는 이미터 팔로워; 및
    상기 플립트 전압 팔로워의 출력을 상기 이미터 팔로워의 출력에 연결하는 레지스터;를 포함하고,
    상기 플립트 전압 팔로워의 입력 및 상기 이미터 팔로워의 입력은 함께 연결되고 상기 버퍼 스테이지의 입력을 제공하고,
    상기 이미터 팔로워의 출력은 상기 버퍼 스테이지의 출력을 제공하는 것을 특징으로 하는 차동 버퍼 스테이지.
  15. 제14 항에 있어서,
    상기 제1 버퍼의 상기 플립트 전압 팔로워 및 상기 이미터 팔로워 및 상기 제2 버퍼의 상기 플립트 전압 팔로워 및 상기 이미터 팔로워는 각각 동일 유형의 바이폴라 접합 트랜지스터를 포함하지만, 그 어느것도 반대 유형의 바이폴라 접합 트랜지스터를 포함하지는 않는 것을 특징으로 하는 차동 버퍼 스테이지.
  16. 제14 항에 있어서,
    상기 제1 버퍼는 상기 제1 버퍼의 상기 이미터 팔로워의 적어도 하나의 트랜지스터 및 상기 플립트 전압 팔로워의 적어도 하나의 트랜지스터를 바이어싱하도록 구성된 바이어스 발생기도 포함하고,
    상기 제2 버퍼는 상기 제2 버퍼의 상기 이미터 팔로워의 적어도 하나의 트랜지스터 및 상기 플립트 전압 팔로워의 적어도 하나의 트랜지스터를 바이어싱하도록 구성된 바이어스 발생기도 포함하는 것을 특징으로 하는 차동 버퍼 스테이지.
  17. 완전 차동 연산 증폭기로서,
    상기 연산 증폭기에 차동 입력을 제공하는 트랜스컨덕턴스 스테이지; 및
    상기 연산 증폭기에 차동 출력을 제공하는 제1 및 제2 버퍼를 포함하는 차동 출력 버퍼 스테이지;를 포함하고,
    상기 차동 출력 버퍼 스테이지의 상기 제1 및 제2 버퍼의 각각은,
    입력 및 출력을 포함하고 고전압 레일과 저전압 레일의 사이에 연결되는 플립트 전압 팔로워;
    입력 및 출력을 포함하고 상기 고전압 레일과 상기 저전압 레일의 사이에 연결되는 이미터 팔로워; 및
    상기 플립트 전압 팔로워의 출력을 상기 이미터 팔로워의 출력에 연결하는 레지스터;를 포함하고,
    상기 플립트 전압 팔로워의 입력 및 상기 이미터 팔로워의 입력은 함께 연결되고 상기 버퍼 스테이지의 입력을 제공하고,
    상기 이미터 팔로워의 출력은 상기 버퍼 스테이지의 출력을 제공하는 것을 특징으로 하는 완전 차동 연산 증폭기.
  18. 제17 항에 있어서,
    상기 트랜스컨덕턴스 스테이지와 상기 차동 출력 버퍼의 사이에 전압 이득 스테이지를 더 포함하는 것을 특징으로 하는 완전 차동 연산 증폭기.
  19. 양의 비대칭성을 갖는 제1 팔로워로서, 고전압 레일과 저전압 레일의 사이에 연결되고 입력 및 출력을 포함하는 상기 제1 팔로워;
    음의 비대칭성을 갖는 제2 팔로워로서, 상기 고전압 레일과 상기 저전압 레일의 사이에 상기 제1 팔로워와 병렬로 연결되고 입력 및 출력을 포함하는 상기 제2 팔로워; 및
    양의 비대칭성을 갖는 상기 제1 팔로워의 출력을 음의 비대칭성을 갖는 상기 제2 팔로워의 출력에 연결하는 신호 합산기;를 포함하고,
    상기 제1 팔로워의 입력은 상기 제2 팔로워의 입력에 연결되는 것을 특징으로 하는 버퍼 스테이지.
  20. 제19 항에 있어서,
    상기 양의 비대칭성을 갖는 팔로워 및 상기 음의 비대칭성을 갖는 팔로워는 각각 동일 유형의 바이폴라 접합 트랜지스터를 포함하지만, 그 어느것도 반대 유형의 바이폴라 접합 트랜지스터를 포함하지는 않는 것을 특징으로 하는 버퍼 스테이지.
  21. (a)제1 팔로워의 입력 및 제2 팔로워의 입력에서 입력 신호를 수신하는 단계;
    (b)상기 제1 팔로워를 사용하여 상기 입력 신호의 양의 부분보다 상기 입력 신호의 음의 부분을 더 많이 증폭함으로써 상기 입력 신호에 관하여 음의 비대칭성을 갖는 신호를 산출하는 단계;
    (c)상기 제2 팔로워를 사용하여 상기 입력 신호의 음의 부분보다 상기 입력 신호의 양의 부분을 더 많이 증폭함으로써 상기 입력 신호에 관하여 양의 비대칭성을 갖는 신호를 산출하는 단계; 및
    (d)상기 입력 신호에 관하여 음의 비대칭성을 갖는 상기 단계(b)에서 산출된 신호 및 상기 입력 신호에 관하여 양의 비대칭성을 갖는 상기 단계(c)에서 산출된 신호를 합산함으로써 출력 신호를 산출하는 단계;를 포함하고,
    상기 제1 및 제2 팔로워는 병렬로 연결되어 있고 상기 제1 및 제2 팔로워의 입력은 함께 연결되어 있는 것을 특징으로 하는 방법.
  22. 제21 항에 있어서,
    상기 단계(d)에서 산출된 상기 출력 신호는 실질적으로 상기 단계(a)에서 수신된 상기 입력 신호 그것인 것을 특징으로 하는 방법.
  23. 제21 항에 있어서,
    증폭하는 상기 단계(b) 및 단계(c)를 수행하는데 사용된 상기 제1 및 제2 팔로워는, 반대 유형의 바이폴라 접합 트랜지스터를 포함함이 없이, 동일 유형의 바이폴라 접합 트랜지스터를 포함하는 것을 특징으로 하는 방법.
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