KR20220072030A - 증폭기 - Google Patents

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KR20220072030A
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조규형
김재흥
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Abstract

증폭기는, 입력 신호를 전류로 변환시키는 입력 회로부, 입력 회로부의 출력단의 전압 변동을 감소시키기 위한 적어도 어느 하나의 스위칭 소자를 포함하고, 출력 신호를 제공하는 출력 회로부, 상기 적어도 어느 하나의 스위칭 소자에 연결되어 상기 입력 회로부의 출력단의 전압 변동을 감소시키기 위한 피드백 루프(feedback loop)를 형성하는 바이어싱 회로부를 포함한다.

Description

증폭기{Amplifier}
본 개시는 증폭기에 관한다.
증폭기는 전자 장치에 탑재되거나 독립된 장치로 음성 신호, 바이오 신호 등을 증폭시키는 역할을 수행한다. 증폭기가 적용되는 어플리케이션에 따라 요구되는 노이즈 수준 및 대역폭이 존재한다.
저잡음에서 동작하고, 높은 해상도 및 넓은 대역폭을 갖는 증폭기에 대한 기술이 요구된다.
증폭기를 제공하는데 있다. 본 개시가 이루고자 하는 기술적 과제는 상기와 같은 기술적 과제들로 한정되지 않으며 이하의 실시예들로부터 또 따른 기술적 과제들이 유추될 수 있다.
본 개시에 따른 증폭기는, 입력 신호를 전류로 변환시키는 입력 회로부; 상기 입력 회로부의 출력단의 전압 변동을 감소시키기 위한 적어도 어느 하나의 스위칭 소자를 포함하고, 출력 신호를 제공하는 출력 회로부; 및 상기 적어도 어느 하나의 스위칭 소자에 연결되어 상기 입력 회로부의 출력단의 전압 변동을 감소시키기 위한 피드백 루프(feedback loop)를 형성하는 바이어싱 회로부;를 포함할 수 있다.
도 1은 일 실시예에 따른 증폭기의 구성을 도시한 블록도이다.
도 2는 일 실시예에 따른 입력 회로부를 포함하는 증폭기를 설명하기 위한 도면이다.
도 3은 일 실시예에 따른 바이어싱 회로부를 포함하는 증폭기의 동작을 설명하기 위한 도면이다.
도 4는 일 실시예에 따른 제1 증폭 회로부 및 제2 증폭 회로부를 포함하는 증폭기를 설명하기 위한 도면이다.
도 5는 일 실시예에 따른 증폭기의 회로도의 예시를 나타내기 위한 도면이다.
도 6은 일 실시예에 따른 제1 회로부 및 제2 회로부를 포함하는 증폭기의 회로도를 설명하기 위한 도면이다.
도 7은 일 실시예에 따른 증폭기의 출력 신호를 나타내기 위한 도면이다.
도 8은 일 실시예에 따른 증폭기의 적용 형태를 나타내기 위한 도면이다.
도 9는 일 실시예에 따른 바이어싱 회로부의 동작을 설명하기 위한 흐름도이다.
실시예들에서 사용되는 용어는 가능한 현재 널리 사용되는 일반적인 용어들을 선택하였으나, 이는 당 분야에 종사하는 기술자의 의도 또는 판례, 새로운 기술의 출현 등에 따라 달라질 수 있다. 또한, 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 설명 부분에서 상세히 그 의미를 기재할 것이다. 따라서 명세서에서 사용되는 용어는 단순한 용어의 명칭이 아닌, 그 용어가 가지는 의미와 명세서의 전반에 걸친 내용을 토대로 정의되어야 한다.
명세서 전체에서 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있음을 의미한다.
또한, 명세서에 기재된 "…부", "…모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.
또한, 본 명세서에서 사용되는 '제1' 또는 '제2' 등과 같이 서수를 포함하는 용어는 다양한 구성 요소들을 설명하는데 사용할 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로 사용될 수 있다.
또한, 도면에 도시된 구성 요소들 간의 연결 선 또는 연결 부재들은 기능적인 연결 및/또는 물리적 또는 회로적 연결들을 예시적으로 나타낸 것일 뿐이다. 실제 장치에서는 대체 가능하거나 추가된 다양한 기능적인 연결, 물리적인 연결, 또는 회로 연결들에 의해 구성 요소들 간의 연결이 나타내어질 수 있다.
아래에서는 첨부한 도면을 참고하여 본 개시의 실시예에 대하여 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 개시는 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 1은 일 실시예에 따른 증폭기의 구성을 도시한 블록도이다.
도 1을 참조하면, 증폭기(100)는 입력 회로부(110), 바이어싱 회로부(120), 및 출력 회로부(130)를 포함할 수 있다. 도 1에 도시된 증폭기(100)에는 본 실시예들과 관련된 구성요소들만이 도시되어 있다. 따라서, 증폭기(100)에는 도 1에 도시된 구성요소들 외에 다른 범용적인 구성요소들이 더 포함될 수 있음은 당해 기술분야의 통상의 기술자에게 자명하다.
증폭기는 입력 신호를 일정한 비율로 증가시키는 장치로, 칩(chip) 형태로 구현될 수 있다. 예를 들어, 증폭기(100)는 칩 형태로 구현되어 휴대폰, 스마트 스피커 등의 다양한 모바일 기기에 탑재될 수 있다. 증폭기(100)는 독립적인 장치로 구현되어 스피커 등의 외부 기기와 연결하여 사용될 수도 있다. 또한, 증폭기(100)는 AB급 증폭기(class-AB amplifier)일 수 있다.
입력 회로부(110)는 입력 신호를 전류로 변환시킬 수 있다. 입력 신호는 외부에서 입력 회로부(110)로 입력되는 신호를 의미할 수 있다. 예를 들어, 입력 신호는 전압(voltage)일 수 있으나 이에 제한되지 않는다.
입력 회로부(110)는 입력 회로부(110)로 입력되는 전압을 전류로 변환시킬 수 있다.
입력 신호는 복수 개일 수 있다. 예를 들어, 입력 신호는 2개일 수도 있고, 4개일 수도 있으나, 이에 제한되지 않는다. 다시 말해, 증폭기는 2개의 입력 또는 4개의 입력을 입력 받을 수도 있다. 입력 회로부(110)는 도 2를 참조하여 상세하게 후술한다.
바이어싱 회로부(120)는 입력 회로부(110)의 출력단의 전압 변동을 감소시킬 수 있다. 입력 회로부(110)의 출력단은 입력 회로부(110)로부터 변환된 전류가 출력되어 바이어싱 회로부(120)로 입력되는 지점을 의미할 수 있다. 바이어싱 회로부(120)는 입력 회로부(110)의 출력단의 전압 변동을 감소시킬 수 있고, 입력 회로부(110)의 출력단의 출력 스윙(swing)을 감소시킬 수 있다.
출력 회로부(130)는 입력 회로부(110)의 출력단의 전압 변동을 감소시키기 위한 적어도 어느 하나의 스위칭 소자를 포함하고, 출력 신호를 제공할 수 있다. 적어도 어느 하나의 스위칭 소자는 입력 회로부(110)의 출력단의 전압 변동을 감소시킬 수 있고, 입력 회로부(110)의 출력단의 출력 스윙을 감소시킬 수 있다.
스위칭 소자는, 양극성 접합 트랜지스터(BJT: Bipolar　Junction　Transistor), 금속-산화막-반도체 전계 효과형 트랜지스터(MOSFET: Metal-Oxide-Semiconductor Field Effect Transistor) 등의 스위칭 소자를 포함할 수 있으나, 나열한 스위칭 소자의 종류에 제한되지는 않는다. 또한, 출력 회로부(130)는 AB급 증폭기의 출력단을 의미할 수 있다. 출력 회로부(130)는 도 5를 참조하여 상세하게 후술한다.
출력 회로부(130)의 적어도 어느 하나의 스위칭 소자는 바이어싱 회로부(120)와 연결될 수 있다. 바이어싱 회로부(120)는 적어도 어느 하나의 스위칭 소자에 연결되어 입력 회로부(110)의 출력단의 전압 변동을 감소시키기 위한 피드백 루프(feedback loop)를 형성할 수 있다. 바이어싱 회로부(120)는 도 3을 참조하여 상세하게 후술한다.
증폭기(100)를 설계하는 경우, 특정 지점의 출력 스윙이 커지면 증폭기(100)의 비선형성이 증가하게 되고, 왜곡이 증가하므로, 증폭기(100)를 설계 시 특정 지점의 출력 스윙을 감소시키는 것이 바람직하다. 본 개시에 따른 증폭기(100)는 입력 회로부(110)의 출력단의 전압 변동을 감소시키는 바이어싱 회로부(120)를 포함함으로써, 입력 회로부(110)의 출력단의 출력 스윙을 감소시킬 수 있다. 이에 따라, 출력단의 전압을 안정화시킬 수 있고, 증폭기(100)의 선형성이 증가될 수 있다.
도 2는 일 실시예에 따른 입력 회로부를 포함하는 증폭기를 설명하기 위한 도면이다.
도 2를 참조하면, 증폭기(200)는 입력 회로부(210) 및 출력 회로부(220)를 포함할 수 있다. 도 2의 증폭기(200), 입력 회로부(210), 및 출력 회로부(220)는 도 1의 증폭기(100), 입력 회로부(110), 및 출력 회로부(130)에 대응되므로, 중복되는 내용은 생략한다. 한편, 도 2에서는 도 1의 바이어싱 회로부(120)가 생략되어 있으나, 추가될 수 있다.
입력 회로부(210)는 입력 모듈(211)을 포함할 수 있고, 입력 모듈(211)은 입력 신호를 전류로 변환시킬 수 있다. 입력 모듈(211)은 전압을 전류로 변환시키는 트랜스컨덕터(transconductor), Gm cell 등을 의미할 수 있다. 제1 입력 신호(in1) 및 제2 입력 신호(in2)는 입력 모듈(211)로 입력되어 각각 전류로 변환될 수 있고, 변환된 전류는 출력 회로부(220) 및 바이어싱 회로부에 제공될 수 있다.
제1 입력 신호(in1) 및 제2 입력 신호(in2)는 차동 신호일 수 있다. 예를 들어, 입력 모듈(211)은 제1 입력 신호(in1) 및 제2 입력 신호(in2)에 의한 차동 전압을 각각 전류로 변환시킬 수 있다. 입력 모듈(211)은 트랜스컨덕턴스(transconductance, gm)에 기초하여 출력 전류를 제어할 수 있다.
입력 모듈(211)은 스위칭 소자를 포함할 수 있다. 예를 들어, 입력 모듈(211)은 N MOS (N-channel Metal Oxide Semiconductor)로 구성될 수도 있다. 다른 예로, 입력 모듈(211)은 P MOS(P-channel Metal Oxide Semiconductor)로 구성될 수도 있다. 또 다른 예로, 입력 모듈(211)은 N MOS 및 P MOS로 구성될 수도 있다. 다만, 이에 제한되지 않고, 입력 모듈(211)의 내부 구조는 필요에 따라 변경될 수 있다.
입력 회로부(210)는 보정 회로부(212)를 더 포함할 수 있다. 보정 회로부(212)는 출력 회로부(220) 및 바이어싱 회로부에 전류를 제공할 수 있다. 제1 입력 신호(in1) 및 제2 입력 신호(in2)는 입력 모듈(211)로 입력되어 각각 전류로 변환되고, 변환된 전류는 보정 회로부(212)에 제공될 수 있다.
보정 회로부(212)는 입력 모듈(211)의 스위칭 소자의 트랜스컨덕턴스를 보정할 수 있다. 예를 들어, 제1 입력 신호(in1)가 입력 모듈(211)의 P MOS의 게이트 전압으로 인가되고, 제2 입력 신호(in2)가 입력 모듈(211)의 다른 P MOS의 게이트 전압으로 인가된 경우, 보정 회로부(212)는 P MOS들의 트랜스컨덕턴스를 증가 또는 감소시킬 수 있다.
일 실시예에서, 입력 회로부(210)는 입력 신호를 차동 입력 전류(differential input current)로 변환하여 출력할 수 있다. 차동 입력 전류는 제1 신호(Gmin1) 및 제2 신호(Gmin2)를 포함할 수 있고, 제1 신호(Gmin1) 및 제2 신호(Gmin2)는 서로 차동 관계에 있는 전류를 의미할 수 있다. 제1 신호(Gmin1) 및 제2 신호(Gmin2)는 출력 회로부(220) 및 바이어싱 회로부에 제공될 수 있다. 차동 입력 전류는 위상이 서로 180도(°) 차이인 두 개의 전류를 의미할 수 있다. 다시 말해, 차동 입력 전류는 극성이 반대인 전류를 의미할 수도 있고, 임의의 기준 전류로부터 동일한 양이 감소 및 증가된 전류를 의미할 수 있다. 예를 들어, 차동 입력 전류는 0μA를 기준으로 -3μA 내지 3μA 범위 내의 제1 신호(Gmin1) 및 제2 신호(Gmin2)를 의미할 수 있다. 또한, 차동 입력 전류는 2μA를 기준으로, 1μA 내지 3μA 범위 내의 제2 신호(Gmin2) 및 제1 신호(Gmin1)를 의미할 수 있다. 다른 예로, 차동 입력 전류는 0μA를 기준으로 -3μA 내지 3μA 범위 내에서 스윙하는 제1 신호(Gmin1) 및 제2 신호(Gmin2)를 의미할 수 있다. 또한, 차동 입력 전류는 2μA를 기준으로, 1μA 내지 3μA 범위 내에서 스윙하는 제2 신호(Gmin2) 및 제1 신호(Gmin1)를 의미할 수 있다.
보정 회로부(212)는 스위칭 소자들(Mi1, Mi2, Mi3, Mi4, Mi5, Mi6, Mi7)을 포함할 수 있다. 스위칭 소자(Mi1)는 전원 전압(VDD)에 연결될 수 있다. 스위칭 소자(Mi2)는 전원 전압(VDD)에 연결될 수 있다. 스위칭 소자(Mi3)는 스위칭 소자(Mi1)와 연결될 수 있다. 스위칭 소자(Mi4)는 스위칭 소자(Mi2)와 연결될 수 있다. 스위칭 소자(Mi1)와 스위칭 소자(Mi2)는 연결될 수 있다. 스위칭 소자(Mi3) 및 스위칭 소자(Mi4)는 연결될 수 있다.
스위칭 소자(Mi1)와 스위칭 소자(Mi3)는 캐스코드(cascode)를 형성할 수 있고, 스위칭 소자(Mi2)와 스위칭 소자(Mi4)는 캐스코드를 형성할 수 있다. 보정 회로부(212)에 스위칭 소자(Mi1, Mi2, Mi3, Mi4)가 여러 개 사용됨으로써 근접 효과(proximity effect)가 극복될 수 있다.
스위칭 소자(Mi5)는 스위칭 소자(Mi3)와 연결될 수 있다. 스위칭 소자(Mi6)는 스위칭 소자(Mi4)와 연결될 수 있다. 스위칭 소자(Mi7)는 스위칭 소자(Mi5)와 연결될 수 있다. 스위칭 소자(Mi5) 및 스위칭 소자(Mi6)는 연결될 수 있다. 스위칭 소자(Mi5) 및 스위칭 소자(Mi6)는 입력 모듈(211)과 연결될 수 있다. 스위칭 소자(Mi5)와 스위칭 소자(Mi7) 사이의 노드(Ni4)는 입력 모듈(211)과 연결될 수 있다. 보정 회로부(212)는, 노드(Ni4)가 입력 모듈(211)과 연결됨으로써 입력 모듈(211)로부터 변환된 전류를 제공받을 수 있다.
스위칭 소자(Mi3) 및 스위칭 소자(Mi5) 사이의 노드(Ni5)는 출력 회로부(220)와 연결될 수 있다. 스위칭 소자(Mi4) 및 스위칭 소자(Mi5) 사이의 노드(Ni6)는 출력 회로부(220)와 연결될 수 있다. 입력 회로부(210)가 출력 회로부(220)와 연결됨으로써, 제1 신호(Gmin1) 및 제2 신호(Gmin2)는 출력 회로부(220)로 전달될 수 있다. 예를 들어, 제1 신호(Gmin1)는 노드(Ni6)를 통과할 수 있고, 제2 신호(Gmin2)는 노드(Ni5)를 통과할 수 있다.
보정 회로부(212)는 N MOS(Mi5, Mi6, Mi7) 및 P MOS(Mi1, Mi2, Mi3, Mi4)를 포함할 수 있다. 스위칭 소자(Mi1)의 소스(source) 및 스위칭 소자(Mi2)의 소스는 전원 전압(VDD)에 연결될 수 있다. 스위칭 소자(Mi1)의 게이트(gate) 및 스위칭 소자(Mi2)의 게이트는 서로 연결될 수 있다. 스위칭 소자(Mi3)의 소스는 스위칭 소자(Mi1)의 드레인(drain)과 연결될 수 있다. 스위칭 소자(Mi4)의 소스는 스위칭 소자(Mi2)의 드레인과 연결될 수 있다. 스위칭 소자(Mi3)의 게이트 및 스위칭 소자(Mi4)의 게이트는 서로 연결될 수 있다. 스위칭 소자(Mi1)와 스위칭 소자(Mi3)는 캐스코드(cascode)를 형성할 수 있으므로, 동일한 타입의 스위칭 소자가 사용될 수 있다. 또한, 스위칭 소자(Mi2)와 스위칭 소자(Mi4)는 캐스코드를 형성할 수 있으므로, 동일한 타입의 스위칭 소자가 사용될 수 있다.
스위칭 소자(Mi5)의 드레인은 스위칭 소자(Mi3)의 드레인과 연결되고, 스위칭 소자(Mi6)의 드레인은 스위칭 소자(Mi4)의 드레인과 연결될 수 있다. 스위칭 소자(Mi5)의 게이트 및 스위칭 소자(Mi6)의 게이트는 서로 연결될 수 있다. 스위칭 소자(Mi7)의 드레인은 스위칭 소자(Mi5)의 소스와 연결되고, 스위칭 소자(Mi7)의 소스는 접지와 연결될 수 있다.
스위칭 소자(Mi5)의 소스와 스위칭 소자(Mi7)의 드레인 사이의 노드(Ni4)는 입력 모듈(211)의 출력단과 연결될 수 있다. 스위칭 소자(Mi6)의 소스는 입력 모듈(211)의 출력단과 연결될 수 있다. 스위칭 소자(Mi3)의 드레인과 스위칭 소자(Mi5)의 드레인 사이의 노드(Ni5)는 출력 회로부(220)와 연결될 수 있다. 스위칭 소자(Mi4)의 드레인과 스위칭 소자(Mi5)의 드레인 사이의 노드(Ni6)는 출력 회로부(220)와 연결될 수 있다.
도 3은 일 실시예에 따른 바이어싱 회로부를 포함하는 증폭기의 동작을 설명하기 위한 도면이다.
도 3을 참조하면, 증폭기(300)는 바이어싱 회로부(310) 및 출력 회로부(320)를 포함할 수 있다. 도 3의 증폭기(300) 및 출력 회로부(320)는 도 2의 증폭기(200) 및 출력 회로부(220)에 대응되고, 도 3의 바이어싱 회로부(310)는 도 1의 바이어싱 회로부(120)에 대응되므로, 중복되는 내용은 생략한다. 도 3에는 입력 회로부 및 출력 회로부(320)의 일부가 생략되어 있으나, 추가될 수 있다. 제1 신호(Gmin1) 및 제2 신호(Gmin2)는 입력 회로부로부터 변환된 전류를 의미할 수 있다.
출력 회로부(320)는 제1 스위칭 소자(M3)를 포함할 수 있다. 제1 스위칭 소자(M3)는 입력 회로부의 출력단에 연결될 수 있고, 제1 스위칭 소자(M3)와 입력 회로부의 출력단 사이의 노드(N1)의 전압 변동을 감소시킬 수 있다. 스위칭 소자(M1)에 제1 스위칭 소자(M3)를 적층할 수 있다. 스위칭 소자(M1) 및 제1 스위칭 소자(M3)는 캐스코드를 형성할 수 있고, 캐스코드 쉴딩 특성(shielding property)에 의해 노드(N1)의 출력 스윙이 감소될 수 있다.
바이어싱 회로부(310)는 제1 증폭 회로부(311)를 포함할 수 있다. 제1 증폭 회로부(311)는 입력 회로부의 출력단의 전압을 증폭시킬 수 있다. 예를 들어, 제1 증폭 회로부(311)는 입력 회로부의 출력단과 연결된 노드(N1)의 전압을 증폭시킬 수 있다.
제1 증폭 회로부(311)는 제1 스위칭 소자(M3)에 연결되어 입력 회로부의 출력단의 전압 변동을 감소시키기 위한 피드백 루프(feedback loop)를 형성할 수 있다. 제1 증폭 회로부(311) 및 제1 스위칭 소자(M3)와 연결된 피드백 루프는 제1 스위칭 소자(M3)와 입력 회로부의 출력단 사이의 노드(N1)의 전압 변동을 감소시킬 수 있다.
제1 증폭 회로부(311)는 노드(N1)의 전압을 입력으로 하여 노드(N1)의 전압을 증폭시킬 수 있다. 증폭된 노드(N1)의 전압에 의해 제1 스위칭 소자(M3)에 흐르는 전류가 변할 수 있다. 제1 스위칭 소자(M3)에 흐르는 전류 변화에 의해 노드(N1)의 전압이 변할 수 있다. 노드(N1)의 전압은 피드백 루프에 의해 전압 변동이 감소할 수 있다.
제1 증폭 회로부(311)의 입력단은 제1 스위칭 소자(M3)와 입력 회로부의 출력단 사이의 노드(N1)와 연결되고, 제1 증폭 회로부(311)의 출력단과 제1 스위칭 소자(M3)가 연결되어 피드백 루프를 형성할 수 있다. 예를 들어, 제1 스위칭 소자(M3)가 N MOS인 경우, 제1 증폭 회로부(311)의 입력단과 제1 스위칭 소자(M3)의 소스가 연결되고, 제1 증폭 회로부(311)의 출력단과 제1 스위칭 소자(M3)의 게이트가 연결되어 피드백 루프를 형성할 수 있다.
제1 증폭 회로부(311)는 노드(N1)의 전압을 입력으로 하여 노드(N1)의 전압을 증폭시킬 수 있다. 증폭된 노드(N1)의 전압에 의해 제1 스위칭 소자(M3)의 드레인에서 소스로 흐르는 전류가 변할 수 있다. 이에 따라, 제1 스위칭 소자(M3)의 소스의 전압이 변할 수 있다. 피드백 루프는 제1 스위칭 소자(M3)의 소스의 전압 변동을 감소시킬 수 있다.
제1 증폭 회로부(311)는 제1 스위칭 소자(M3)의 트랜스컨덕턴스를 증가시킬 수 있다. 제1 증폭 회로부(311) 및 제1 스위칭 소자(M3)와 연결된 피드백 루프는 제1 스위칭 소자(M3)의 트랜스컨덕턴스를 증가시킬 수 있다. 피드백 루프는 트랜스컨덕턴스 부스팅(gm boosting) 회로가 되도록 형성될 수 있다.
트랜스컨덕턴스 부스팅 회로는 이득 부스팅(gain boosting) 회로와 동일하거나 유사한 형태일 수 있다. 트랜스컨덕턴스 부스팅 회로는 출력 임피던스(impedance)를 감소시킬 수 있다. 피드백 루프는 네거티브(negative) 피드백 루프일 수 있고, 피드백 루프 내부의 전압은 안정해질 수 있다. 피드백 루프의 내부에서는, 피드백 루프 내부에 전류를 삽입하더라도 피드백 루프 내부의 전압이 안정될 수 있으므로, 전류 변화는 존재하나 전압 변화가 존재하지 않는 것에 해당할 수 있다. 따라서, 출력 임피던스가 감소될 수 있다. 출력 임피던스가 감소되면, 동일한 전압 변화에서 더 많은 전류 변화가 발생하는 것이므로, 트랜스컨덕턴스가 증가하는 것을 의미할 수 있다. 트랜스컨덕턴스는 기 설정된 범위까지 증가할 수 있고, 기 설정된 범위는 사용자가 지정하는 범위, 증폭기(300)를 설계 시 필요한 범위 등을 의미할 수 있다.
피드백 루프는 제1 스위칭 소자(M3)의 트랜스컨덕턴스를 증가시킬 수 있다. 트랜스컨덕턴스가 증가됨으로써, 노드(N1)의 전압 변동이 감소될 수 있고, THD(Total Harmonic Distortion)이 감소될 수 있다. THD가 감소되면 증폭기의 선형성이 개선되고, 왜곡이 감소될 수 있다.
제1 증폭 회로부(311)는 제1 동작 전압(Vbias1) 및 입력 회로부의 출력단의 전압을 입력받을 수 있다. 예를 들어, 제1 증폭 회로부(311)의 양의 입력단은 제1 동작 전압(Vbias1)을 입력받고, 음의 입력단은 제1 스위칭 소자(M3)와 입력 회로부의 출력단 사이의 노드(N1)의 전압을 입력받을 수 있으나, 이에 제한되지 않는다. 제1 동작 전압(Vbias1)은 제1 증폭 회로부(311)의 동작점(operating point)을 설정하기 위해 제1 증폭 회로부(311)에 인가하는 전압을 의미할 수 있다. 제1 동작 전압(Vbias1)은 DC 전압일 수도 있고, 공통 모드 전압(common mode voltage)일 수도 있다. 제1 동작 전압(Vbias1)은 증폭기(300)의 외부 또는 내부로부터 인가될 수 있다.
제1 증폭 회로부(311)는 제1 동작 전압(Vbias1) 및 입력 회로부의 출력단의 전압에 기초하여 제1 스위칭 소자(M3)의 제1 바이어스 전압을 바이어스할 수 있다. 제1 바이어스 전압은 제1 스위칭 소자(M3)의 동작점을 설정하기 위해 제1 스위칭 소자(M3)에 인가하는 전압을 의미할 수 있다. 제1 바이어스 전압은 DC 전압일 수 있다. 제1 스위칭 소자(M3)가 N MOS인 경우, 제1 바이어스 전압은 제1 스위칭 소자(M3)의 게이트 전압에 따라 결정될 수 있다. 피드백 루프에서 제1 증폭 회로부(311)의 출력과 제1 스위칭 소자(M3)의 게이트가 연결되어 있으므로, 제1 바이어스 전압은 피드백 루프에 의해 바이어스될 수 있다.
제1 증폭 회로부(311)는 제1 동작 전압(Vbias1) 및 노드(N1)의 전압을 입력으로 하여 노드(N1)의 전압을 증폭시킬 수 있다. 증폭된 노드(N1)의 전압에 의해 제1 스위칭 소자(M3)에 흐르는 전류가 변할 수 있다. 제1 스위칭 소자(M3)에 흐르는 전류 변화에 의해 노드(N1)의 전압이 변할 수 있다. 전류 변화에 의한 노드(N1)의 전압 변동은 피드백 루프 및 제1 동작 전압(Vbias1)에 의해 감소될 수 있다. 예를 들어, 노드(N1)의 전압은 피드백 루프에 의해 제1 동작 전압(Vbias1)으로 바이어스될 수 있다.
단전원 및 양전원에서 전원 전압 또는 접지 사이에 다이오드 형태의 스위칭 소자를 여러 개 적층하여 캐스코드(cascode)의 형태로 제1 스위칭 소자(M3)의 제1 바이어스 전압을 바이어스 하는 경우, 스위칭 소자들의 안정도 문제가 발생할 수 있다. 전원 전압의 사소한 변화가 생기게 되면 스위칭 소자들의 동작점이 변할 수 있고, 스위칭 소자들은 PVT(Process Voltage Temperature)에 민감해질 수 있다. 제1 동작 전압(Vbias1) 및 네거티브 피드백인 피드백 루프를 통해 제1 스위칭 소자(M3)의 제1 바이어스 전압이 용이하게 설정될 수 있다. 또한, 제1 스위칭 소자(M3)는 제1 바이어스 전압이 용이하게 설정될 수 있으므로 PVT에 둔감할 수 있다.
바이어싱 회로부(310)는 차동 입력 전류로부터 제공되는 전압 변동을 감소시킬 수 있다. 차동 입력 전류로부터 제공되는 전압은 차동 입력 전류로부터 제1 증폭 회로부(311)의 입력으로 제공되는 전압을 의미할 수 있다. 제1 증폭 회로부(311)는 제1 신호(Gmin1)로부터 제공되는 전압인 노드(N1)의 전압을 입력으로 하여 제1 신호(Gmin1)로부터 제공되는 전압을 증폭시킬 수 있다. 증폭된 제1 신호(Gmin1)로부터 제공되는 전압에 의해 제1 스위칭 소자(M3)에 흐르는 전류가 변할 수 있다. 전류 변화에 의한 제1 신호(Gmin1)로부터 제공되는 전압은 피드백 루프 및 제1 동작 전압(Vbias1)에 의해 전압 변동이 감소될 수 있다. 다시 말해, 제1 신호(Gmin1)로부터 제공되는 전압인 노드(N1)의 전압 변동이 감소될 수 있다.
도 4는 일 실시예에 따른 제1 증폭 회로부 및 제2 증폭 회로부를 포함하는 증폭기를 설명하기 위한 도면이다.
도 4를 참조하면, 증폭기(400)는 바이어싱 회로부(410) 및 출력 회로부(420)를 포함할 수 있다. 바이어싱 회로부(410)는 제1 증폭 회로부(411) 및 제2 증폭 회로부(412)를 포함할 수 있다. 도 4의 증폭기(400), 바이어싱 회로부(410), 출력 회로부(420), 및 제1 증폭 회로부(411)는 도 3의 증폭기(300), 바이어싱 회로부(310), 출력 회로부(320), 및 제1 증폭 회로부(311)에 대응되므로, 중복되는 내용은 생략한다. 도 4에는 입력 회로부 및 출력 회로부(420)의 일부가 생략되어 있으나, 추가될 수 있다. 제1 신호(Gmin1) 및 제2 신호(Gmin2)는 입력 회로부로부터 변환된 전류를 의미할 수 있다.
출력 회로부(420)는 제2 스위칭 소자(M4)를 포함할 수 있다. 제2 스위칭 소자(M4)는 입력 회로부의 출력단에 연결될 수 있고, 제2 스위칭 소자(M4)와 입력 회로부의 출력단 사이의 노드(N2)의 전압 변동을 감소시킬 수 있다. 스위칭 소자(M2) 및 제2 스위칭 소자(M4)는 캐스코드를 형성할 수 있다. 캐스코드 쉴딩 특성에 의해 노드(N2)의 출력 스윙이 감소될 수 있다.
제1 스위칭 소자(M3)와 제2 스위칭 소자(M4)는 상이한 타입의 스위칭 소자일 수 있다. 예를 들어, 제1 스위칭 소자(M3)가 N MOS인 경우, 제2 스위칭 소자(M4)가 P MOS일 수 있다. 또한, 제1 스위칭 소자(M3)가 P MOS인 경우, 제2 스위칭 소자(M4)가 N MOS일 수도 있으나, 이에 제한되지 않는다.
바이어싱 회로부(410)는 제2 증폭 회로부(412)를 포함할 수 있다. 제2 증폭 회로부(412)는 입력 회로부의 출력단의 전압을 증폭시킬 수 있다. 예를 들어, 제2 증폭 회로부(412)는 제2 증폭 회로부(412)와 연결된 노드(N2)의 전압을 증폭시킬 수 있다.
제1 증폭 회로부(411) 및 제2 증폭 회로부(412)는 상이할 수 있다. 제1 증폭 회로부(411) 및 제2 증폭 회로부(412)에 포함된 스위칭 소자들의 타입이 서로 상이할 수 있다. 또한, 제1 증폭 회로부(411) 및 제2 증폭 회로부(412)에 포함된 스위칭 소자들의 연결 관계가 서로 상이할 수 있다. 예를 들어, 제1 증폭 회로부(411)가 N MOS 및 P MOS를 포함하는 경우, 제1 증폭 회로부(411)의 N MOS에 대응되는 스위칭 소자는 제2 증폭 회로부(412)에서 P MOS로 변경될 수 있다. 제1 증폭 회로부(411)의 P MOS에 대응되는 스위칭 소자는 제2 증폭 회로부(412)에서 N MOS로 변경될 수 있다.
제1 증폭 회로부(411)는 제1 스위칭 소자(M3)에 연결되어 입력 회로부의 출력단의 전압 변동을 감소시키기 위한 피드백 루프를 형성할 수 있다. 제2 증폭 회로부(412)는 제2 스위칭 소자(M4)에 연결되어 입력 회로부의 출력단의 전압 변동을 감소시키기 위한 피드백 루프를 형성할 수 있다. 제2 증폭 회로부(412) 및 제2 스위칭 소자(M4)와 연결된 피드백 루프는 제2 스위칭 소자(M4)와 입력 회로부의 출력단 사이의 노드(N2)의 전압 변동을 감소시킬 수 있다.
제2 증폭 회로부(412)는 노드(N2)의 전압을 입력으로 하여 노드(N2)의 전압을 증폭시킬 수 있다. 증폭된 노드(N2)의 전압에 의해 제2 스위칭 소자(M4)에 흐르는 전류가 변할 수 있다. 제2 스위칭 소자(M4)에 흐르는 전류 변화에 의해 노드(N2)의 전압이 변할 수 있다. 노드(N2)의 전압은 제2 증폭 회로부(412) 및 제2 스위칭 소자(M4)와 연결된 피드백 루프에 의해 전압 변동이 감소될 수 있다.
제1 스위칭 소자(M3)와 연결된 피드백 루프 및 제2 스위칭 소자(M4)와 연결된 피드백 루프는 각각 노드(N1) 및 노드(N2)의 전압 변동을 감소시킬 수 있다.
제2 증폭 회로부(412)의 입력단은 제2 스위칭 소자(M4)와 입력 회로부의 출력단 사이의 노드(N2)와 연결되고, 제2 증폭 회로부(412)의 출력단과 제2 스위칭 소자(M4)가 연결되어 피드백 루프를 형성할 수 있다. 예를 들어, 제2 스위칭 소자(M4)가 P MOS인 경우, 제2 증폭 회로부(412)의 입력단과 제2 스위칭 소자(M4)의 소스가 연결되고, 제2 증폭 회로부(412)의 출력단과 제2 스위칭 소자(M4)의 게이트가 연결되어 피드백 루프를 형성할 수 있다. 제2 스위칭 소자(M4)와 연결된 피드백 루프는 제2 스위칭 소자(M4)의 소스의 전압 변동을 감소시킬 수 있다.
제2 증폭 회로부(412)는 제2 스위칭 소자(M4)의 트랜스컨덕턴스를 증가시킬 수 있다. 제2 스위칭 소자(M4)와 연결된 피드백 루프는 제2 스위칭 소자(M4)의 트랜스컨덕턴스를 증가시킬 수 있다. 제2 스위칭 소자(M4)와 연결된 피드백 루프는 트랜스컨덕턴스 부스팅(gm boosting) 회로가 되도록 형성될 수 있다.
제2 스위칭 소자(M4)와 연결된 피드백 루프는 제2 스위칭 소자(M4)의 트랜스컨덕턴스를 증가시킬 수 있고, 제1 스위칭 소자(M3)와 연결된 피드백 루프는 제1 스위칭 소자(M3)의 트랜스컨덕턴스를 증가시킬 수 있다.
제2 증폭 회로부(412)는 제2 동작 전압(Vbias3) 및 입력 회로부의 출력단의 전압을 입력받을 수 있다. 예를 들어, 제2 증폭 회로부(412)의 양의 입력단은 제2 스위칭 소자(M4)와 입력 회로부의 출력단 사이의 노드(N2)의 전압을 입력받고, 음의 입력단은 제2 동작 전압(Vbias3)을 입력받을 수 있으나, 이에 제한되지 않는다. 제2 동작 전압(Vbias3)은 제2 증폭 회로부(412)의 동작점을 설정하기 위해 제2 증폭 회로부(412)에 인가하는 전압을 의미할 수 있다. 제2 동작 전압(Vbias3)은 DC 전압일 수도 있고, 공통 모드 전압(common mode voltage)일 수도 있다. 제2 동작 전압(Vbias3)은 증폭기(400)의 외부 또는 내부로부터 인가될 수 있다. 제2 동작 전압(Vbias3)은 제1 동작 전압(Vbias1)과 동일할 수도 있고, 차동 관계일 수도 있으나, 이에 제한되지 않는다. 예를 들어, 제1 동작 전압(Vbias1) 및 제2 동작 전압(Vbias3)은 모두 3mV일 수 있다. 다른 예로, 제1 동작 전압(Vbias1) 및 제2 동작 전압(Vbias3)은 각각 +3mV, -3mV일 수 있다.
제2 증폭 회로부(412)는 제2 동작 전압(Vbias3) 및 입력 회로부의 출력단의 전압에 기초하여 제2 스위칭 소자(M4)의 제2 바이어스 전압을 바이어스할 수 있다. 제2 바이어스 전압은 제2 스위칭 소자(M4)의 동작점을 설정하기 위해 제2 스위칭 소자(M4)에 인가하는 전압을 의미할 수 있다. 제2 바이어스 전압은 DC 전압일 수 있다. 제2 스위칭 소자(M4)가 P MOS인 경우, 제2 바이어스 전압은 제2 스위칭 소자(M4)의 게이트 전압에 따라 결정될 수 있다. 제2 증폭 회로부(412)의 출력과 제2 스위칭 소자(M4)의 게이트가 연결되어 있으므로, 제2 바이어스 전압은 제2 스위칭 소자(M4)와 연결된 피드백 루프에 의해 바이어스될 수 있다.
제2 증폭 회로부(412)는 제2 동작 전압(Vbias3) 및 노드(N2)의 전압을 입력으로 하여 노드(N2)의 전압을 증폭시킬 수 있다. 증폭된 노드(N2)의 전압에 의해 제2 스위칭 소자(M4)에 흐르는 전류가 변할 수 있다. 제2 스위칭 소자(M4)에 흐르는 전류 변화에 의해 노드(N2)의 전압이 변할 수 있다. 전류 변화에 의한 노드(N2)의 전압은 제2 스위칭 소자(M4)와 연결된 피드백 루프 및 제2 동작 전압(Vbias3)에 의해 전압 변동이 감소될 수 있다. 예를 들어, 노드(N2)의 전압은 제2 스위칭 소자(M4)와 연결된 피드백 루프에 의해 제2 동작 전압(Vbias3)으로 바이어스될 수 있다.
도 5는 일 실시예에 따른 증폭기의 회로도의 예시를 나타내기 위한 도면이다.
도 5를 참조하면, 증폭기(500)는 바이어싱 회로부(510) 및 출력 회로부(520)를 포함할 수 있다. 도 5의 증폭기(500), 바이어싱 회로부(510), 출력 회로부(520), 및 제1 증폭 회로부(511)는 도 4의 증폭기(400), 바이어싱 회로부(410), 출력 회로부(420), 및 제1 증폭 회로부(411)에 대응되므로 중복되는 내용은 생략한다. 도 5에는 입력 회로부가 생략되어 있으나, 추가될 수 있다. 제1 신호(Gmin1) 및 제2 신호(Gmin2)는 입력 회로부로부터 변환된 전류를 의미할 수 있다.
제1 증폭 회로부(511)는 스위칭 소자들(Mb1, Mb2, Mb3, Mb4) 및 전류원을 포함할 수 있다. 스위칭 소자(Mb1)는 전원 전압(VDD)에 연결될 수 있다. 스위칭 소자(Mb2)는 전원 전압(VDD)에 연결될 수 있다. 스위칭 소자(Mb1) 및 스위칭 소자(Mb2)는 연결될 수 있다. 스위칭 소자(Mb3)는 스위칭 소자(Mb1)와 연결될 수 있다. 스위칭 소자(Mb1)와 스위칭 소자(Mb2) 사이의 노드(Nb1)는 스위칭 소자(Mb1)와 스위칭 소자(Mb3) 사이의 노드(Nb2)와 연결될 수 있다. 스위칭 소자(Mb4)는 스위칭 소자(Mb2)와 연결될 수 있다. 스위칭 소자(Mb1)와 스위칭 소자(Mb2)는 전류 미러(current mirror)로써, 전류원의 역할을 할 수 있다.
스위칭 소자(Mb3)는 제1 동작 전압(Vbias1)과 연결될 수 있다. 스위칭 소자(Mb4)는 제1 신호(Gmin1)의 출력단과 제1 스위칭 소자(M3) 사이의 노드(N1)와 연결될 수 있다. 스위칭 소자(Mb2)와 스위칭 소자(Mb4) 사이의 노드(Nb4)는 제1 스위칭 소자(M3)와 연결되어 피드백 루프를 형성할 수 있다. 스위칭 소자(Mb3)는 제1 동작 전압(Vbias1)을 증폭시킬 수 있다. 스위칭 소자(Mb4)는 제1 신호(Gmin1)의 출력단의 전압을 증폭시킬 수 있다.
전류원은 스위칭 소자(Mb3)와 스위칭 소자(Mb4) 사이의 노드(Nb3)와 접지(GND) 사이에 연결될 수 있다. 전류원은 제1 증폭 회로부(511) 및 출력 회로부(520)로 바이어스 전류(Ib)를 제공할 수 있다.
제1 증폭 회로부(511)는 N MOS(Mb3, Mb4) 및 P MOS(Mb1, Mb2)를 포함할 수 있다. 스위칭 소자(Mb1)의 소스 및 스위칭 소자(Mb2)의 소스는 전원 전압(VDD)에 연결될 수 있다. 스위칭 소자(Mb1)의 게이트 및 스위칭 소자(Mb2)의 게이트는 서로 연결될 수 있다. 스위칭 소자(Mb1)의 게이트는 스위칭 소자(Mb1)의 드레인과 연결될 수 있다. 스위칭 소자(Mb3)의 드레인은 스위칭 소자(Mb1)의 드레인과 연결될 수 있다. 스위칭 소자(Mb3)의 게이트는 제1 동작 전압(Vbias1)과 연결되고, 스위칭 소자(Mb3)의 소스는 전류원과 연결될 수 있다. 스위칭 소자(Mb4)의 드레인은 스위칭 소자(Mb2)의 드레인과 연결되고, 스위칭 소자(Mb4)의 소스는 전류원과 연결될 수 있다. 스위칭 소자(Mb4)의 드레인은 제1 스위칭 소자(M3)와 연결되고, 스위칭 소자(Mb4)의 게이트는 노드(N1)와 연결되어 피드백 루프를 형성할 수 있다. 전류원은 스위칭 소자(Mb3)의 소스 및 스위칭 소자(Mb4)의 소스와 연결되고, 접지(GND)와 연결될 수 있다.
출력 회로부(520)는 제1 스위칭 소자(M3), 제2 스위칭 소자(M4), 제3 스위칭 소자(Mo3), 제4 스위칭 소자(Mo1), 및 스위칭 소자들(M1, M2, Mo2, Mo4, Mo5, Mo6)을 포함할 수 있다. 제4 스위칭 소자(Mo1)는 전원 전압(VDD)과 연결될 수 있다. 제3 스위칭 소자(Mo3)는 제4 스위칭 소자(Mo1)와 연결될 수 있다. 스위칭 소자(Mo2)는 전원 전압(VDD)과 연결될 수 있다. 스위칭 소자(Mo2)는 출력 신호(OUT)와 연결될 수 있다. 스위칭 소자(Mo2)는 제4 스위칭 소자(Mo1) 및 제3 스위칭 소자(Mo3)와 연결될 수 있다. 스위칭 소자(Mo2)는 증폭기(500)의 주파수 특성을 보상할 수 있다.
제1 스위칭 소자(M3)는 제3 스위칭 소자(Mo3)와 병렬로 연결될 수 있다. 스위칭 소자(M2)는 제3 스위칭 소자(Mo3) 및 제1 스위칭 소자(M3)와 병렬로 연결될 수 있다. 스위칭 소자(M1)는 제1 스위칭 소자(M3)와 연결될 수 있고, 제2 스위칭 소자(M4)는 스위칭 소자(M2)와 연결될 수 있다. 스위칭 소자(M1) 및 제1 스위칭 소자(M3)는 캐스코드를 형성할 수 있고, 스위칭 소자(M2) 및 제2 스위칭 소자(M4)는 캐스코드를 형성할 수 있다. 캐스코드가 형성됨으로써, 스위칭 소자(M1)와 제1 스위칭 소자(M3) 사이의 노드(N1) 및 스위칭 소자(M2)와 제2 스위칭 소자(M4) 사이의 노드(N2)의 출력 스윙이 감소될 수 있다.
스위칭 소자(Mo4)는 스위칭 소자(M1)와 병렬로 연결될 수 있고, 제2 스위칭 소자(M4)와 병렬로 연결될 수 있다. 스위칭 소자(Mo5)의 일단은 스위칭 소자(Mo4)와 연결될 수 있고, 스위칭 소자(Mo5)의 타단은 접지(GND)와 연결될 수 있다. 스위칭 소자(Mo6)는 제2 스위칭 소자(M4)와 스위칭 소자(M1) 사이의 노드(N3)와 연결될 수 있다. 스위칭 소자(Mo6)는 접지(GND)와 연결될 수 있다. 스위칭 소자(Mo6)는 출력 신호(OUT)와 연결될 수 있다. 스위칭 소자(Mo6)는 증폭기(500)의 주파수 특성을 보상할 수 있다.
제1 스위칭 소자(M3)와 스위칭 소자(M1) 사이의 노드(N1)는 제1 신호(Gmin1)와 연결될 수 있다. 제2 스위칭 소자(M4)와 스위칭 소자(M2) 사이의 노드(N2)는 제2 신호(Gmin2)와 연결될 수 있다.
출력 회로부(520)는 N MOS(M1, M3, Mo4, Mo5, Mo6) 및 P MOS(M2, M4, Mo1, Mo2, Mo3)를 포함할 수 있다. 제4 스위칭 소자(Mo1)의 소스는 전원 전압(VDD)과 연결되고, 제3 스위칭 소자(Mo3)의 소스는 제4 스위칭 소자(Mo1)의 드레인과 연결될 수 있다. 스위칭 소자(Mo2)의 소스는 전원 전압(VDD)과 연결될 수 있다. 스위칭 소자(Mo2)의 게이트는 제3 스위칭 소자(Mo3)의 드레인과 연결되고, 스위칭 소자(Mo2)의 드레인은 출력 신호(OUT)와 연결될 수 있다. 스위칭 소자(Mo2)는 출력 신호(OUT)와 연결됨으로써, 증폭기(500)의 주파수 특성을 보상할 수 있다.
제1 스위칭 소자(M3)의 드레인은 제3 스위칭 소자(Mo3)의 드레인과 연결될 수 있고, 스위칭 소자(M2)의 소스는 제3 스위칭 소자(Mo3)의 드레인과 연결될 수 있다. 스위칭 소자(M1)의 드레인은 제1 스위칭 소자(M3)의 소스와 연결될 수 있고, 제1 스위칭 소자(M3)의 소스 및 스위칭 소자(M1)의 드레인은 제1 신호(Gmin1)와 연결될 수 있다. 제2 스위칭 소자(M4)의 소스는 스위칭 소자(M2)의 드레인과 연결될 수 있고, 제2 스위칭 소자(M4)의 소스 및 스위칭 소자(M2)의 드레인은 제2 신호(Gmin2)와 연결될 수 있다. 제1 스위칭 소자(M3), 제2 스위칭 소자(M4), 스위칭 소자(M1), 및 스위칭 소자(M2)는 메쉬 구조를 형성할 수 있다. 메쉬 구조는 제1 스위칭 소자(M3)의 소스의 전압 변동을 감소시킬 수 있다. 또한, 메쉬 구조는 제2 스위칭 소자(M4)의 소스의 전압 변동을 감소시킬 수 있다.
스위칭 소자(Mo4)의 드레인은 스위칭 소자(M1)의 소스 및 제2 스위칭 소자(M4)의 드레인과 연결될 수 있다. 스위칭 소자(Mo5)의 드레인은 스위칭 소자(Mo4)의 소스와 연결되고, 스위칭 소자(Mo5)의 소스는 접지(GND)와 연결될 수 있다. 스위칭 소자(Mo6)의 드레인은 출력 신호(OUT)와 연결되고, 스위칭 소자(Mo6)의 게이트는 제2 스위칭 소자(M4)의 드레인과 연결되고, 스위칭 소자(Mo6)의 소스는 접지(GND)와 연결될 수 있다. . 스위칭 소자(Mo6)는 출력 신호(OUT)와 연결됨으로써, 증폭기(500)의 주파수 특성을 보상할 수 있다.
제1 스위칭 소자(M3)의 게이트는 제1 증폭 회로부(511)와 연결되고, 노드(N1)는 제1 증폭 회로부(511)와 연결됨으로써, 피드백 루프를 형성할 수 있다. 제4 스위칭 소자(Mo1), 제3 스위칭 소자(Mo3), 스위칭 소자들(M1, M2, Mo4, Mo5)의 게이트 연결이 도시되어 있지 않으나, 게이트는 각각의 스위칭 소자들의 동작점을 설정하기 위해 각각의 스위칭 소자들에 인가하는 바이어스 전압과 연결될 수 있다.
제1 스위칭 소자(M3)의 소스는 제1 증폭 회로부(511)의 입력단과 연결되고, 제1 스위칭 소자(M3)의 게이트는 제1 증폭 회로부(511)의 출력단과 연결되어 피드백 루프를 형성할 수 있다. 제1 스위칭 소자(M3)와 연결된 피드백 루프는 제1 스위칭 소자(M3)의 제1 바이어스 전압을 바이어스 할 수 있고, 제1 스위칭 소자(M3)의 소스에 걸리는 전압 변동을 감소시킬 수 있다.
출력 회로부(520)에서, 제2 스위칭 소자(M4)의 게이트는 제1 증폭 회로부(511)와 상이한 타입의 회로인 제2 증폭 회로부(미도시)의 출력단과 연결되어 피드백 루프를 형성할 수 있다. 제2 스위칭 소자(M4)와 연결된 피드백 루프는 제2 스위칭 소자(M4)의 제2 바이어스 전압을 바이어스할 수 있고, 제2 스위칭 소자(M4)의 소스에 걸리는 전압 변동을 감소시킬 수 있다.
출력 회로부(520)는 출력 신호(OUT)의 대역폭(bandwidth)을 증가시키는 커패시터(capacitor)(Cc1, Cc2)를 더 포함할 수 있다. 커패시터(capacitor)(Cc1, Cc2)는 보상 커패시터로 이용될 수 있다. 커패시터(Cc1)는 제3 스위칭 소자(Mo3) 및 제4 스위칭 소자(Mo1) 사이의 노드(No1)와 출력 회로부의 출력단 사이에 연결될 수 있다. 제3 스위칭 소자(Mo3)는 제1 스위칭 소자(M3) 및 제2 스위칭 소자(M4)에 병렬 연결될 수 있다. 제3 스위칭 소자(Mo3)는 스위칭 소자(M1) 및 스위칭 소자(M2)에 병렬 연결될 수 있다. 또한, 제3 스위칭 소자(Mo3)는 커패시터(Cc1)와 연결될 수 있다. 제4 스위칭 소자(Mo1)는 제3 스위칭 소자(Mo3) 및 스위칭 소자(Mo2)에 연결될 수 있다. 또한, 제4 스위칭 소자(Mo1)는 커패시터(Cc1)와 연결될 수 있다.
제3 스위칭 소자(Mo3) 및 제4 스위칭 소자(Mo1)가 P MOS인 경우, 커패시터(Cc1)는 제3 스위칭 소자(Mo3)의 드레인 및 제4 스위칭 소자(Mo1)의 소스와 연결될 수 있고, 출력 신호(OUT)와 연결될 수 있다.
커패시터(Cc1)가 입력 회로부의 출력과 바로 연결되는 경우, 커패시터(Cc1)는 피드포워드(feedforward) 경로로 동작 가능하므로 정영점(positive zero)을 형성할 수 있다. 정영점은 보상 전단에서 주어지는 신호가 고주파로 갈수록 커패시터(Cc1)를 직접 통과하는 성분이 많아져, 신호의 위상이 반전되지 않고 신호가 전달되는 상황을 의미할 수 있다.
입력 회로부의 출력단과 커패시터(Cc1) 사이에 제3 스위칭 소자(Mo3)가 연결됨으로써, 커패시터(Cc1)는 입력 회로부의 출력과 바로 연결되지 않을 수 있고, 정영점이 발생하지 않을 수 있다. 또한, 제3 스위칭 소자(Mo3)가 P MOS인 경우, 커패시터(Cc1)가 제3 스위칭 소자(Mo3)의 소스와 연결되므로, 공통 게이트 증폭기(common gate amplifier)의 효과로 인해 전류가 버퍼링(buffering)될 수 있다. 이에 따라, 출력 신호(OUT)의 대역폭이 증가될 수 있고, 주파수 보상이 용이해질 수 있다.
커패시터(Cc2)는 커패시터(Cc1)와 동일한 역할을 수행할 수 있다. 커패시터(Cc2)는 스위칭 소자(Mo4) 및 스위칭 소자(Mo5) 사이의 노드(No2)와 출력 회로부의 출력단 사이에 연결될 수 있다. 스위칭 소자(Mo4)는 제1 스위칭 소자(M3) 및 제2 스위칭 소자(M4)에 병렬 연결될 수 있다. 스위칭 소자(Mo4)는 스위칭 소자(M1) 및 스위칭 소자(M2)에 병렬 연결될 수 있다. 또한, 스위칭 소자(Mo4)는 커패시터(Cc2)와 연결될 수 있다. 스위칭 소자(Mo5)는 스위칭 소자(Mo4) 및 스위칭 소자(Mo6)에 연결될 수 있다. 스위칭 소자(Mo5)의 일단은 접지(GND)와 연결될 수 있고, 타단은 커패시터(Cc2)와 연결될 수 있다.
스위칭 소자(Mo4) 및 스위칭 소자(Mo5)가 N MOS인 경우, 커패시터(Cc2)는 스위칭 소자(Mo5)의 드레인 및 스위칭 소자(Mo4)의 소스와 연결될 수 있고, 출력 신호(OUT)와 연결될 수 있다.
제1 스위칭 소자(M3)는 N MOS또는 P MOS 중 어느 하나를 포함할 수 있고, 제2 스위칭 소자(M4)는 제1 스위칭 소자(M3)의 타입(tpype)과 다른 타입의 스위칭 소자를 포함할 수 있다. 예를 들어, 제1 스위칭 소자(M3)가 N MOS인 경우, 제2 스위칭 소자(M4)는 P MOS일 수 있다.
제1 스위칭 소자(M3), 스위칭 소자(M2), 제2 스위칭 소자(M4), 스위칭 소자(M1)는 메쉬(mesh) 구조로 형성될 수 있다. 제1 스위칭 소자(M3)는 스위칭 소자(M1)에 캐스코드한 것으로, 스위칭 소자(M1)가 N MOS인 경우 제1 스위칭 소자(M3)는 N MOS일 수 있다. 제2 스위칭 소자(M4)는 스위칭 소자(M2)에 캐스코드한 것으로, 스위칭 소자(M2)가 P MOS인 경우 제2 스위칭 소자(M4) 가 P MOS일 수 있다.
메쉬 구조는 캐스코드 쉴딩 특성에 의해, 메쉬 구조와 입력 회로부의 출력단이 연결되는 노드(N1, N2)의 전압 변동을 감소시킬 수 있다. 또한, 노드(N1, N2)출력 스윙을 감소시킬 수 있다. 메쉬 구조 내부의 스위칭 소자들의 수는 감소되거나 증가될 수 있다.
출력 회로부(520)에서, 제4 스위칭 소자(Mo1), 제3 스위칭 소자(Mo3), 스위칭 소자(M2), 및 스위칭 소자(Mo2)는 트랜스리니어 루프(translinear loop)를 형성하여 레일-투-레일(rail-to-rail) 출력을 할 수 있다. 또한, 스위칭 소자(Mo4), 스위칭 소자(Mo5), 스위칭 소자(M1), 및 스위칭 소자(Mo6)는 트랜스리니어 루프를 형성하여 레일-투-레일 출력을 할 수 있다.
도 5에서는 일 실시예에 따른 증폭기(500)의 회로 구성을 도시하였으나, 실시예의 변형에 따라 각 스위칭 소자를 형성하는 N MOS 또는 P MOS의 조합이 다양하게 구성될 수 있음을 당해 기술분야의 통상의 기술자라면 이해할 수 있다.
도 6은 일 실시예에 따른 제1 회로부 및 제2 회로부를 포함하는 증폭기의 회로도를 설명하기 위한 도면이다.
도 6을 참조하면, 증폭기(600)는 제1 회로부(610) 및 제2 회로부(620)를 포함할 수 있다. 제1 회로부(610)는 제1 입력 회로부(611), 제1 바이어싱 회로부(612), 및 제1 출력 회로부(613)를 포함할 수 있다. 제1 회로부(610)는 제1 출력 신호(OUT1)를 출력할 수 있고, 제1 출력 신호(OUT1)는 제1 출력 회로부(613)로부터 출력되는 출력 신호를 의미할 수 있다. 한편, 도 6의 증폭기(600), 제1 바이어싱 회로부(612), 제1 출력 회로부(613), 및 제1 증폭 회로부(614)는 도 5의 증폭기(500), 바이어싱 회로부(510), 출력 회로부(520), 및 제1 증폭 회로부(511)에 대응되고, 도 6의 제1 입력 회로부(611)는 도 2의 입력 회로부(210)에 대응되므로, 중복되는 내용은 생략한다.
제2 회로부(620)는 제2 출력 신호(OUT2)를 출력할 수 있고, 제2 출력 신호(OUT2)는 제2 출력 회로부(623)로부터 출력되는 출력 신호를 의미할 수 있다. 제2 출력 신호(OUT2)는 제1 출력 신호(OUT1)와 차동 관계의 신호일 수 있다.
제2 회로부(620)는 제2 입력 회로부(621), 제2 바이어싱 회로부(622), 제2 출력 회로부(623)를 포함할 수 있고, 제2 바이어싱 회로부(622)는 제3 증폭 회로부(624)를 포함할 수 있다. 제2 입력 회로부(621)는 제3 입력 신호(in3) 및 제4 입력 신호(in4)를 각각 전류로 변환시킬 수 있다. 제2 입력 회로부(621)로부터 변환된 전류는 차동 입력 전류일 수 있고, 차동 입력 전류는 제3 신호(Gmin3) 및 제4 신호(Gmin4)를 포함할 수 있다.
제2 바이어싱 회로부(622)는 제2 입력 회로부(621)의 출력단의 전압 변동을 감소시킬 수 있다. 제2 바이어싱 회로부(622)는 제2 입력 회로부(621)의 출력단의 전압을 증폭시키는 제3 증폭 회로부(624)를 포함할 수 있다. 제2 출력 회로부(623)는 제2 입력 회로부(621)의 출력단의 전압 변동을 감소시키기 위해 제2 입력 회로부(621)의 출력단에 연결되는 제5 스위칭 소자(M7)를 포함할 수 있다. 제3 증폭 회로부(624)는 제5 스위칭 소자(M7)에 연결되어 제2 입력 회로부(621)의 출력단의 전압 변동을 감소시키기 위한 피드백 루프를 형성할 수 있다.
제3 증폭 회로부(624)의 입력단은 제5 스위칭 소자(M7)와 제2 입력 회로부(621)의 출력단 사이의 노드(N5)와 연결되고, 제3 증폭 회로부(624)의 출력단과 제5 스위칭 소자(M7)가 연결되어 피드백 루프를 형성할 수 있다. 또한, 제3 증폭 회로부(624)의 입력단은 제1 동작 전압(Vbias1)과 연결될 수 있다. 제5 스위칭 소자(M7)와 연결된 피드백 루프는 제2 입력 회로부(621)의 출력단의 노드(N5)의 전압 변동을 감소시킬 수 있다. 또한, 제5 스위칭 소자(M7)와 연결된 피드백 루프는 제5 스위칭 소자(M7)의 트랜스컨덕턴스를 증가시킬 수 있고, 제5 스위칭 소자(M7)의 바이어스 전압을 바이어스 할 수 있다. 제5 스위칭 소자(M7)의 바이어스 전압은 제5 스위칭 소자(M7)의 동작점을 설정하기 위해 제5 스위칭 소자(M7)에 인가하는 전압을 의미할 수 있다. 제5 스위칭 소자(M7)의 바이어스 전압은 DC 전압일 수 있다.
제2 출력 회로부(623)는 제6 스위칭 소자(M8)를 포함할 수 있다. 제6 스위칭 소자(M8)와 제5 스위칭 소자(M7)는 상이한 타입의 스위칭 소자일 수 있다. 예를 들어, 제5 스위칭 소자(M7)가 N MOS인 경우, 제6 스위칭 소자(M8)가 P MOS일 수 있다. 다른 예로, 제5 스위칭 소자(M7)가 P MOS인 경우, 제6 스위칭 소자(M8)가 N MOS일 수도 있으나, 이에 제한되지 않는다.
제2 바이어싱 회로부(622)는 제4 증폭 회로부(미도시)를 포함할 수 있다. 제6 스위칭 소자(M8)는 제2 입력 회로부(621)의 출력단의 전압을 증폭시킬 수 있고, 제4 증폭 회로부와 연결된 노드(N6)의 전압을 증폭시킬 수 있다. 제4 증폭 회로부 및 제3 증폭 회로부(624)는 상이할 수 있다.
제4 증폭 회로부의 입력단은 제6 스위칭 소자(M8)와 제2 입력 회로부(621)의 출력단 사이의 노드(N6)와 연결되고, 제4 증폭 회로부의 출력단과 제6 스위칭 소자(M8)가 연결되어 피드백 루프를 형성할 수 있다.
또한, 제4 증폭 회로부의 입력단은 제2 동작 전압(미도시)과 연결될 수 있다. 제6 스위칭 소자(M8)와 연결된 피드백 루프는 제2 입력 회로부(621)의 출력단의 노드(N6)의 전압 변동을 감소시킬 수 있다. 제6 스위칭 소자(M8)와 연결된 피드백 루프는 제6 스위칭 소자(M8)의 트랜스컨덕턴스를 증가시킬 수 있고, 제6 스위칭 소자(M8)의 바이어스 전압을 바이어스 할 수 있다. 제6 스위칭 소자(M8)의 바이어스 전압은 제6 스위칭 소자(M8)의 동작점을 설정하기 위해 제6 스위칭 소자(M8)에 인가하는 전압을 의미할 수 있다. 제6 스위칭 소자(M8)의 바이어스 전압은 DC 전압일 수 있다.
제2 출력 회로부(623)는 제2 출력 신호(OUT2)의 대역폭을 증가시키는 커패시터(Cc3, Cc4)를 더 포함할 수 있다. 커패시터(capacitor)(Cc3, Cc4)는 보상 커패시터로 이용될 수 있다. 커패시터(Cc3)는 스위칭 소자(Ms1) 및 스위칭 소자(Ms3) 사이의 노드(Ns1)와 제2 출력 회로부(623)의 출력단 사이에 연결될 수 있다. 스위칭 소자(Ms3)는 제5 스위칭 소자(M7) 및 제6 스위칭 소자(M8)에 병렬 연결되고, 스위칭 소자(Ms1)는 스위칭 소자(Ms3)에 연결될 수 있다.
커패시터(Cc4)는 스위칭 소자(Ms4) 및 스위칭 소자(Ms5) 사이의 노드(Ns2)와 제2 출력 회로부(623)의 출력단 사이에 연결될 수 있다. 스위칭 소자(Ms4)는 제5 스위칭 소자(M7) 및 제6 스위칭 소자(M8)에 병렬 연결되고, 스위칭 소자(Ms5)는 스위칭 소자(Ms4)에 연결될 수 있다.
제1 회로부(610)의 입력 신호 및 제2 회로부(620)의 입력 신호는 각각 2개일 수 있다. 예를 들어, 제1 회로부(610)의 입력 신호는 제1 입력 신호(in1) 및 제2 입력 신호(in2)일 수 있고, 제2 회로부(620)의 입력 신호는 제3 입력 신호(in3) 및 제4 입력 신호(in4)일 수 있다.
또한, 제1 회로부(610)의 출력 신호 및 제2 회로부(620)의 출력 신호는 각각 1개일 수 있다. 예를 들어, 제1 회로부(610)의 출력 신호는 제1 출력 신호(OUT1)일 수 있고, 제2 회로부(620)의 출력 신호는 제2 출력 신호(OUT2)일 수 있다.
제1 회로부(610) 및 제2 회로부(620)는 서로 연결될 수 있다. 제1 바이어싱 회로부(612) 및 제1 출력 회로부(613)와 제2 바이어싱 회로부(622) 및 제2 출력 회로부(623)가 연결될 수 있다. 예를 들어, 제2 회로부(620)의 스위칭 소자(Ms1)는 전원 전압(VDD)과 연결될 수 있다. 제2 회로부(620)의 스위칭 소자(Ms9)는 제1 동작 전압(Vbias1)과 연결될 수 있다. 제2 회로부(620)의 스위칭 소자(Ms1) 및 스위칭 소자(Ms9) 사이의 노드(Ns3)와 제1 회로부(610)의 제4 스위칭 소자(Mo1) 및 스위칭 소자(Mb3) 사이의 노드(No3)가 연결될 수 있다. 또한, 노드(No3)는 제1 출력 회로부(613)와 연결되고, 노드(Ns3)는 제2 출력 회로부(623)와 연결될 수 있다.
제1 회로부(610) 및 제2 회로부(620)가 서로 연결됨으로써, 증폭기(600)는 제1 입력 신호(in1), 제2 입력 신호(in2), 제3 입력 신호(in3), 제4 입력 신호(in4)의 4개의 입력 신호를 받을 수 있고, 제1 출력 신호(OUT1) 및 제2 출력 신호(OUT2)의 2개의 출력 신호를 출력할 수 있다. 또한, 제1 출력 신호(OUT1) 및 제2 출력 신호(OUT2)의 공통 모드(CM)가 제어될 수 있다. 공통 모드가 제어됨으로써 비 이상적인 영향에 의한 오차가 출력 신호로 쉽게 전달되지 않을 수 있고, THD가 감소될 수 있다.
제2 입력 회로부(621), 제2 바이어싱 회로부(622), 제2 출력 회로부(623), 및 제3 증폭 회로부(624)는 각각 제1 입력 회로부(611), 제1 바이어싱 회로부(612), 제1 출력 회로부(613), 및 제1 증폭 회로부(614)와 기능 및 구조가 동일할 수 있다.
도 7은 일 실시예에 따른 증폭기의 출력 신호를 나타내기 위한 도면이다.
도 7을 참조하면, 증폭기의 출력 신호는 제1 회로부로부터 출력되는 제1 출력 신호(710) 및 제2 회로부로부터 출력되는 제2 출력 신호(720)를 포함할 수 있다. 도 7의 그래프의 세로축은 전압(V)을 의미할 수 있고, 도 7의 그래프의 가로축은 시간(t)을 의미할 수 있다. 도 7은 제1 출력 신호(710) 및 제2 출력 신호(720)를 정현파(sine wave) 형태로 나타냈으나, 이에 제한되지 않고, 구형파(square wave) 형태 등으로 나타낼 수도 있다.
출력 신호는 공통 모드 전압(Vcm)을 기준으로 스윙할 수 있다. 제1 출력 신호(710) 및 제2 출력 신호(720)는 서로 차동 관계에 있는 전압을 의미할 수 있다. 차동 관계에 있는 전압은 극성이 서로 반대인 전압을 의미할 수도 있고, 임의의 기준 전압으로부터 동일한 양이 증가 및 감소된 전압을 의미할 수 있다.
제1 회로부 및 제2 회로부가 연결되지 않은 경우, 제1 출력 신호(710)의 공통 모드 전압(Vcm)과 제2 출력 신호(720)의 공통 모드 전압(Vcm)이 상이할 수 있고, 제1 출력 신호(710) 및 제2 출력 신호(720)의 손실이 증가할 수 있다. 제1 회로부 및 제2 회로부가 연결됨으로써, 제1 출력 신호(710) 및 제2 출력 신호(720)의 공통 모드 전압(Vcm)이 동일하게 제어될 수 있고, 제1 출력 신호(710) 및 제2 출력 신호(720)는 동일한 공통 모드 전압(Vcm)을 기준으로 스윙할 수 있다.
도 8은 일 실시예에 따른 증폭기의 적용 형태를 나타내기 위한 도면이다.
도 8을 참조하면, 증폭기(810)의 입력 신호는 4개이고, 출력 신호는 2개일 수 있다. 도 8의 증폭기(810)는 도 6의 증폭기(600)에 대응되므로, 중복되는 내용은 생략한다.
증폭기(810)는 증폭기(810)의 출력단이 증폭기(810)의 입력단으로 연결되어 버퍼로 동작할 수 있다. 예를 들어, 증폭기(810)의 양의 출력단이 증폭기(810)의 음의 입력단으로 연결되고, 증폭기(810)의 음의 출력단이 증폭기(810)의 다른 음의 입력단으로 연결되어 이득이 1인 버퍼로 동작할 수 있다.
증폭기(810)는 임의의 증폭 기능을 하는 장치, 필터 등의 신호 처리를 담당하는 장치를 통과한 후 최종 부하(load)를 드라이브 하기 전에 배치될 수 있다. 증폭기(810)가 최종 부하를 드라이브 하기 전에 배치됨으로써 임의의 증폭 기능을 하는 장치, 필터 등의 장치와 최종 부하를 분리시킬 수 있다. 이에 따라, 신호 처리를 담당하는 장치의 이상 동작이 방지될 수 있고, 신호 처리 결과가 부하에 상관없이 안정적일 수 있다. 또한, 증폭기(810)는 신호 처리를 담당하는 장치의 출력의 왜곡을 최소화시켜 부하로 전달할 수 있다. 신호 처리를 담당하는 장치는 DAC(Digital to Analog Converter), 마이크(microphone), LNA(Low Noise Amplifier) 등일 수 있고, 부하는 스피커(speaker), ADC(Analog to Digital Converter) 등일 수 있으나, 이에 제한되지 않는다.
증폭기(810)는 다양한 애플리케이션(application)(820)에 적용될 수 있다. 애플리케이션(820)은 모바일용 오디오 증폭기, 스마트 스피커 mic array 신호 입력 증폭기, 핸드폰 수화부용 증폭기 등일 수 있으나, 이에 제한되지 않는다. 예를 들어, 증폭기(810)는 모바일에 탑재되어 모바일용 오디오 증폭기로 사용될 수 있고, 모바일의 마이크로부터 입력되는 신호를 증폭시킨 후 모바일의 스피커로 전달할 수 있다.
증폭기(810)는 저전력 고분해능 저잡음 센서 어플리케이션에 활용될 수 있다. 예를 들어, 증폭기(810)는 피에조(piezo) 마이크에서 출력되는 음성신호를 스피커로 전달하는데 이용될 수 있다. 증폭기(810)는 고 분해능 센싱(High resolution sensing) 다채널 어플리케이션에 이용될 수 있다. 예를 들어, 증폭기(810)는 소형 바이오-메디컬 장치, 임플란트 장치에 이용될 수 있다. 또한, 증폭기(810)는 웨어러블(wearable) 장치, 휴대전화, IoT(Internet of Things) 등에 이용될 수 있다.
도 9는 일 실시예에 따른 바이어싱 회로부의 동작을 설명하기 위한 흐름도이다.
도 9의 증폭기의 동작에 관한 내용은, 도 1 내지 도 8의 도면들에서 설명된 실시예들에 관련되므로, 이하 생략된 내용이라 할지라도 도 1 내지 도 8의 도면들에서 설명된 내용들은 도 9의 방법에도 적용될 수 있다.
도 9를 참조하면, 단계 910에서, 바이어싱 회로부는 제1 동작 전압 및 입력 회로부의 출력단의 전압을 입력받을 수 있다. 바이어싱 회로부는 제1 증폭 회로부를 포함할 수 있고, 제1 증폭 회로부는 제1 동작 전압 및 입력 회로부의 출력단의 전압을 입력받을 수 있다. 예를 들어, 제1 증폭 회로부는 양의 입력단에서 제1 동작 전압을 입력받을 수 있고, 음의 입력단에서 입력 회로부의 출력단의 전압을 입력받을 수 있다.
단계 920에서, 바이어싱 회로부는 입력 회로부의 출력단의 전압을 증폭시킬 수 있다. 제1 증폭 회로부는 입력 회로부의 출력단의 전압을 증폭시켜 출력할 수 있다. 제1 증폭 회로부의 출력단은 적어도 어느 하나의 스위칭 소자와 연결될 수 있고, 적어도 어느 하나의 스위칭 소자는 입력 회로부의 출력단의 전압 변동을 감소시킬 수 있다. 예를 들어, 적어도 어느 하나의 스위칭 소자가 MOSFET인 경우, 제1 증폭 회로부의 출력단은 MOSFET의 게이트와 연결될 수 있다.
단계 930에서, 바이어싱 회로부는 제1 동작 전압 및 증폭된 입력 회로부의 출력단의 전압에 기초하여 적어도 어느 하나의 스위칭 소자의 바이어스 전압을 바이어스할 수 있다. 예를 들어, 바이어싱 회로부와 연결된 적어도 어느 하나의 스위칭 소자가 제1 스위칭 소자인 경우, 바이어싱 회로부는 제1 동작 전압 및 증폭된 입력 회로부의 출력단의 전압에 기초하여 제1 스위칭 소자의 바이어스 전압을 바이어스 할 수 있다. 다른 예로, 제1 스위칭 소자가 MOSFET인 경우, 바이어싱 회로부는 제1 동작 전압 및 증폭된 입력 회로부의 출력단의 전압에 기초하여 MOSFET의 게이트 전압을 바이어스 할 수 있다.
또한, 바이어싱 회로부는 입력 회로부의 출력단의 전압 변동을 감소시킬 수 있다. 입력 회로부의 출력단과 제1 증폭 회로부의 입력단이 연결되고, 제1 증폭 회로부의 출력단과 적어도 어느 하나의 스위칭 소자가 연결되어 피드백 루프가 형성될 수 있다. 형성된 피드백 루프에 의해 입력 회로부의 출력단의 전압 변동이 감소될 수 있다.
한편, 상술한 실시예들은 컴퓨터에서 실행될 수 있는 프로그램으로 작성 가능하고, 컴퓨터로 읽을 수 있는 기록매체를 이용하여 상기 프로그램을 동작시키는 범용 디지털 컴퓨터에서 구현될 수 있다. 또한, 상술한 실시예들에서 사용된 데이터의 구조는 컴퓨터로 읽을 수 있는 기록매체에 여러 수단을 통하여 기록될 수 있다. 상기 컴퓨터로 읽을 수 있는 기록매체는 마그네틱 저장매체(예를 들면, 롬, 플로피 디스크, 하드 디스크 등), 광학적 판독 매체(예를 들면, 시디롬, 디브이디 등)와 같은 저장매체를 포함한다.
본 개시와 관련된 기술 분야에서 통상의 지식을 가진 자는 상기된 기재의 본질적인 특성에서 벗어나지 않는 범위에서 실시예가 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 권리 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 개시에 포함된 것으로 해석되어야 할 것이다.

Claims (15)

  1. 입력 신호를 전류로 변환시키는 입력 회로부;
    상기 입력 회로부의 출력단의 전압 변동을 감소시키기 위한 적어도 어느 하나의 스위칭 소자를 포함하고, 출력 신호를 제공하는 출력 회로부; 및
    상기 적어도 어느 하나의 스위칭 소자에 연결되어 상기 입력 회로부의 출력단의 전압 변동을 감소시키기 위한 피드백 루프(feedback loop)를 형성하는 바이어싱 회로부;를 포함하는, 증폭기.
  2. 제1항에 있어서,
    상기 입력 회로부는,
    상기 입력 신호를 차동 입력 전류(differential input current)로 변환하여 출력하는, 증폭기.
  3. 제2항에 있어서,
    상기 바이어싱 회로부는,
    상기 차동 입력 전류로부터 제공되는 전압 변동을 감소시키는, 증폭기.
  4. 제1항에 있어서,
    상기 출력 회로부는
    상기 입력 회로부의 출력단의 전압 변동을 감소시키기 위하여 상기 입력 회로부의 출력단에 연결되는 제1 스위칭 소자를 포함하고,
    상기 바이어싱 회로부는,
    상기 입력 회로부의 출력단의 전압을 증폭시키는 제1 증폭 회로부를 포함하고,
    상기 제1 증폭 회로부는
    상기 제1 스위칭 소자에 연결되어 상기 입력 회로부의 출력단의 전압 변동을 감소시키기 위한 상기 피드백 루프를 형성하는, 증폭기.
  5. 제4항에 있어서,
    상기 제1 증폭 회로부는
    제1 동작 전압 및 상기 입력 회로부의 출력단의 전압을 입력받고,
    상기 제1 동작 전압 및 상기 입력 회로부의 출력단의 전압에 기초하여 상기 제1 스위칭 소자의 제1 바이어스 전압(bias voltage)을 바이어스하는, 증폭기.
  6. 제4항에 있어서,
    상기 제1 증폭 회로부는
    상기 제1 스위칭 소자의 트랜스컨덕턴스(transconductance, gm)를 증가시키는, 증폭기.
  7. 제1항에 있어서,
    상기 출력 회로부는,
    상기 입력 회로부의 출력단의 전압 변동을 감소시키기 위하여 상기 입력 회로부의 출력단에 연결되는 제2 스위칭 소자를 포함하고,
    상기 바이어싱 회로부는,
    상기 입력 회로부의 출력단의 전압을 증폭시키는 제2 증폭 회로부를 포함하고,
    상기 제2 증폭 회로부는
    상기 제2 스위칭 소자에 연결되어 상기 입력 회로부의 출력단의 전압 변동을 감소시키기 위한 피드백 루프(feedback loop)를 형성하는, 증폭기.
  8. 제7항에 있어서,
    상기 제2 증폭 회로부는,
    제2 동작 전압 및 상기 입력 회로부의 출력단의 전압을 입력 받고,
    상기 제2 동작 전압 및 상기 입력 회로부의 출력단의 전압에 기초하여 상기 제2 스위칭 소자의 제2 바이어스 전압을 바이어스하는, 증폭기.
  9. 제7항에 있어서,
    상기 제2 증폭 회로부는,
    상기 제2 스위칭 소자의 트랜스컨덕턴스를 증가시키는, 증폭기.
  10. 제1항에 있어서,
    상기 출력 회로부는,
    상기 출력 신호의 대역폭(bandwidth)을 증가시키는 커패시터(capacitor)를 더 포함하는, 증폭기.
  11. 제10항에 있어서,
    상기 출력 회로부는
    상기 입력 회로부의 출력단의 전압 변동을 감소시키기 위하여 상기 입력 회로부의 출력단에 연결되는 제1 스위칭 소자 및 제2 스위칭 소자;
    상기 제1 스위칭 소자 및 상기 제2 스위칭 소자에 병렬 연결되는 제3 스위칭 소자; 및
    상기 제3 스위칭 소자에 연결되는 제4 스위칭 소자;를 포함하고,
    상기 커패시터는 상기 제3 스위칭 소자 및 상기 제4 스위칭 소자 사이의 노드(node)와 상기 출력 회로부의 출력단 사이에 연결되는, 증폭기.
  12. 제11항에 있어서,
    상기 제1 스위칭 소자는 N MOS(N-channel Mosfet) 또는 P MOS(P-channel Mosfet) 중 어느 하나를 포함하고,
    상기 제2 스위칭 소자는 상기 제1 스위칭 소자의 타입(type)과 다른 타입의 스위칭 소자를 포함하는, 증폭기.
  13. 제1항에 있어서,
    상기 입력 회로부, 상기 바이어싱 회로부, 및 상기 출력 회로부는 제1 회로부를 형성하고,
    상기 증폭기는,
    상기 출력 신호와 차동(differential) 관계의 신호를 출력하는 제2 회로부;를 더 포함하는, 증폭기.
  14. 제13항에 있어서,
    상기 제2 회로부는,
    상기 제2 회로부로 입력되는 신호를 전류로 변환시키고,
    상기 변환된 전류로부터 제공되는 전압 변동을 감소시키는, 증폭기.
  15. 제13항에 있어서,
    상기 제1 회로부의 입력 신호 및 상기 제2 회로부의 입력 신호는 각각 2개이고,
    상기 제1 회로부의 출력 신호 및 상기 제2 회로부의 출력 신호는 각각 1개인, 증폭기.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI750035B (zh) * 2021-02-20 2021-12-11 瑞昱半導體股份有限公司 低壓差穩壓器

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2667744B1 (fr) * 1990-10-05 1996-08-02 Texas Instruments France Amplificateur operationnel a entrees et sorties differentielles.
US6150883A (en) * 1999-07-22 2000-11-21 Burr-Brown Corporation Rail-to-rail input/output operational amplifier and method
US6469579B2 (en) * 2000-04-12 2002-10-22 Intel Corporation Boosted high gain, very wide common mode range, self-biased operational amplifier
KR100771859B1 (ko) 2004-07-13 2007-11-01 삼성전자주식회사 전류 제어가 용이한 증폭 회로
US8378750B2 (en) 2010-03-09 2013-02-19 Sehat Sutardja Class AB amplifiers
US8120424B2 (en) 2010-06-15 2012-02-21 Intersil Americas Inc. Class AB output stages and amplifiers including class AB output stages
US9454168B2 (en) 2014-06-16 2016-09-27 Linear Technology Corporation LDO regulator powered by its regulated output voltage for high PSRR
US9871494B2 (en) 2015-08-07 2018-01-16 Texas Instruments Incorporated Operational amplifier with class AB output
US10063199B2 (en) 2016-06-09 2018-08-28 Analog Devices Global Buffer with increased headroom
KR102491944B1 (ko) 2017-12-27 2023-01-25 삼성전기주식회사 선형성 개선을 위한 비대칭 증폭 구조를 갖는 파워 증폭 장치

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