JP4128283B2 - 差動増幅回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は差動増幅回路（差動増幅型演算増幅回路）に関するものであり、特に、ダイナミックレンジの大きなバートン型差動増幅回路に関する。
さらに特定的には、本発明は高周波特性を有し、入力オフセット電圧を低減するバートン型差動増幅回路に関する。
【０００２】
【従来の技術】
種々の回路構成の差動増幅回路（差動増幅型演算増幅回路）が知られている。そのような差動増幅回路の中で、ダイナミックレンジの広いバートン型差動増幅回路が知られている。
図４はバートン型差動増幅回路の１回路構成例を図解する。
【０００３】
図４に図解したバートン型差動増幅回路１Ｚは、差動信号増幅部１０と、出力増幅回路部１２Ｚと、出力バッファ回路部１４とを有する。
【０００４】
差動信号増幅部１０は、図解のごとく、カレントミラー型の第１の電流源１０２と、差動対トランジスタ回路部１０４と、第２の電流源１０６から構成される。
第１の電流源１０２は、ＰＮＰ型バイポーラトランジスタＱ1 と、ＰＮＰ型バイポーラトランジスタＱ2 とが図解のごとくカレントミラー型電流源として構成されている。
差動対トランジスタ回路部１０４は、図解のごとく、ＮＰＮ型バイポーラトランジスタＱ4 と、トランジスタＱ5 とが差動対型増幅回路を構成するように接続されている。
第２の電流源１０６はＮＰＮ型バイポーラトランジスタＱ3 で構成されている。
【０００５】
差動信号増幅部１０は、差動増幅回路としての基本回路であり、トランジスタＱ4 のベースとトランジスタＱ5 のベースの両者に印加された入力信号ＩＮの差に応じた増幅をし、トランジスタＱ5 のコレクタ、すなわち、トランジスタＱ2 とトランジスタＱ5 の接続点Ｎ1 から増幅結果に応じた信号を出力する。
【０００６】
差動信号増幅部１０のダイナミックレンジを広げるため、バートン型差動増幅回路には出力増幅回路部１２Ｚが設けられている。
出力増幅回路部１２Ｚは、出力増幅用トランジスタＱ6 からなる出力増幅回路１２２と、トランジスタＱ23からなる第３の電流源１２４Ｚとを有する。
出力増幅用トランジスタＱ6 は、接続点Ｎ1 からの差動出力信号を増幅し、ダイナミックレンジを広げる。そのため、出力増幅用トランジスタＱ6 は、トランジスタＱ4 およびトランジスタＱ5 の２倍の電流容量を有している。たとえば、トランジスタＱ6 は、トランジスタＱ4,Ｑ5 の寸法の２倍の大きさで形成されている。
【０００７】
出力増幅用トランジスタＱ6 のコレクタ（接続点Ｎ2 ）からの出力が、バッファ回路ＢＵＦからなる出力バッファ回路部１４に接続されており、このバッファ回路ＢＵＦを介して、差動対トランジスタ回路部１０４に入力された入力信号ＩＮの差動増幅出力信号が出力される。
【０００８】
【発明が解決しようとする課題】
図４に図解の差動増幅回路は下記条件が成立することを前提としている。
【０００９】
【数１】
ここで、ＩB (Q1) はトランジスタＱ1 のベース電流であり、
ＩB (Q2) はトランジスタＱ2 のベース電流であり、
ＩB (Q6) はトランジスタＱ6 のベース電流である。
【００１０】
出力増幅用トランジスタＱ6 は本来、接続点Ｎ1 における差動対トランジスタ回路部１０４の出力信号を増幅する目的で設けられているが、接続点Ｎ1 にベース電流ＩB (Q6) を流す機能をも有している。
その理由は次のとおりである。カレントミラー型の第１の電流源１０２において、トランジスタＱ1 のコレクタがトランジスタＱ1,Ｑ2 のベースに接続されているので、トランジスタＱ4 のコレクタに流れる電流ＩC (Q4)はトランジスタＱ1,Ｑ2 のベース電流（ＩB (Q1)／ＩB (Q2)）とトランジスタＱ1 のコレクタ電流との和になる（ＩC (Q4)＝ＩC (Q1)＋ＩB (Q1)／ＩB (Q2)）。これに対して、トランジスタＱ5 のコレクタに流れる電流ＩC (Q5)は、トランジスタＱ2 のコレクタに流れる電流ＩC (Q2)だけである（ＩC (Q5)＝ＩC (Q2)）。その結果、トランジスタＱ1 のコレクタからトランジスタＱ4 のコレクタに流れる電流ＩC (Q4)が、トランジスタＱ2 のコレクタからトランジスタＱ5 のコレクタに流れる電流ＩC (Q5)より大きくなる傾向がある。そこで、トランジスタＱ5 のコレクタに流れる電流の不足分をトランジスタＱ6 のベースからトランジスタＱ5 のコレクタに流す。
【００１１】
式１の条件が満足されれば下記式２が成立する。
【００１２】
【数２】
ここで、ＩC (Q4)はトランジスタＱ4 のコレクタ電流であり、
ＩC (Q5)はトランジスタＱ5 のコレクタ電流である。
【００１３】
ところで、ＰＮＰ型バイポーラトランジスタのトランジスタの電流増幅率ｈFEが低下するとベース電流が増大する。最近の高周波プロセスによれば、ラテラル（横型）ＰＮＰ型バイポーラトランジスタを形成するとき、エピタキシャル層が薄くなり、ベース領域の厚さが浅くなり、そのようなトランジスタの電流増幅率ｈFEは低下する傾向にある。
そのようなラテラルＰＮＰ型バイポーラトランジスタをトランジスタＱ1 、トランジスタＱ2 などに用いると、式２の関係が満足されなくなる。
差動信号増幅部１０においては、トランジスタＱ4 とトランジスタＱ5 とを全く同じ特性のものを用い、式２が満足されることを前提としている。しかしながら、トランジスタＱ4 とトランジスタＱ5 との特性が一致していたとしても、式２の条件が満足されない場合、動作エラーとなり、オフセット電圧が大きくなり、正確な差動増幅信号が得られない。
因みにオフセット電圧の大きさを考察すると、オフセット電圧は下記式３に依存するから、高周波用差動増幅回路においてＰＮＰ型バイポーラトランジスタの電流増幅率ｈFE＝βが低下すればするほど、トランジスタＱ1 とトランジスタＱ2 のベース電流は大きくなり、動作エラーが増大してオフセット電圧は一層大きくなる。
【００１４】
【数３】
【００１５】
本発明の目的は、高周波動作においても、オフセットが生じない、ダイナミックレンジの広い差動増幅回路を提供することにある。
【００１６】
【課題を解決するための手段】
本発明によれば、制御端子に差動信号が入力される第１及び第２のトランジスタを含む差動増幅部と、上記第１及び第２のトランジスタにそれぞれ電流を供給する第３及び第４のトランジスタを含むカレントミラー型の第１の電流源と、上記第１及び第２のトランジスタに電流を供給するための第２の電流源と、上記差動増幅部の差動増幅信号を増幅して出力する出力増幅部と、上記出力増幅部に電流を供給するための第５及び第６のトランジスタを含むカレントミラー型の第３の電流源と、上記第３の電流源に電流を供給するための第７及び第８のトランジスタを含むカレントミラー型の第４の電流源と、上記第４の電流源に電流を供給するための第５の電流源と、を有し、
上記第１の電流源と上記差動増幅部と上記第２の電流源とが第１の電源ラインと第２の電源ラインとの間に直列に接続されており、
上記第２の電流源が、制御端子に制御電圧が入力される第９のトランジスタを含み、
上記出力増幅部が、制御端子に上記差動増幅信号が入力される第１０のトランジスタを含み、
上記第３の電流源が、上記第５のトランジスタの制御端子と上記第６のトランジスタの制御端子との接続中点と上記第１の電源ラインとの間に接続されている第１２のトランジスタを含み、
上記第５の電流源が、制御端子に上記制御電圧が入力される第１１のトランジスタと、上記第４の電流源と上記第１１のトランジスタとの間に接続されている第１３のトランジスタと、上記第１の電源ラインと上記第２の電源ラインとの間に直列に接続されており、その接続中点から上記第１３のトランジスタの制御端子に電圧を供給する第１及び第２の抵抗素子とを含む、
差動増幅回路が提供される。
【００１７】
好ましくは、上記第１０のトランジスタの電流駆動能力が上記第１及び第２のトランジスタの約２倍である。
【００２０】
好ましくは、上記第１、第２、第５、第６、第９及び第１１のトランジスタはＮＰＮ型のバイポーラトランジスタであり、上記第３、第４、第７、第８、及び第１０のトランジスタはＰＮＰ型のバイポーラトランジスタであり、上記第１の電源ラインには電源電圧が供給されており、上記第２の電源ラインには接地電位が供給されている。
【００２１】
好ましくは、制御端子に差動信号が入力される第１４及び第１５のトランジスタを含む第２の差動増幅部と、上記第１４及び第１５のトランジスタにそれぞれ電流を供給する第１６及び第１７のトランジスタを含むカレントミラー型の第６の電流源と、上記第１４及び第１５のトランジスタに電流を供給するための第７の電流源と、上記第２の差動増幅部の差動増幅信号を増幅して出力する第の第２の出力増幅部と、を更に有し、
上記第３の電流源が、上記第２の出力増幅部に電流を供給する第１６のトランジスタを更に含み、当該第１６のトランジスタと上記第６のトランジスタとでカレントミラー回路が構成される。
【００２３】
【発明の実施の形態】
第１の実施の形態
本発明の差動増幅回路の第１の実施の形態を図１を参照して述べる。
図１は本発明の第１の実施形態のバ−トン型差動増幅回路１の回路図である。
図１に図解した差動増幅回路１は、差動信号増幅部１０と、出力増幅回路部１２と、出力バッファ回路部１４とを有する。
【００２４】
図１に図解した差動信号増幅部１０は、図４を図解した述べた差動信号増幅部１０と同じ構成をしている。すなわち、差動信号増幅部１０は、第１の電源ラインＶccと第２の電源ラインＧＮＤとの間に直列接続された、カレントミラー型の第１の電流源１０２と、差動対トランジスタ回路部１０４と、第２の電流源１０６から構成される。
【００２５】
カレントミラー型の第１の電流源１０２は、ＰＮＰ型バイポーラトランジスタＱ1 とＰＮＰ型バイポーラトランジスタＱ2 とを有し、トランジスタＱ1,Ｑ2 の両者のエミッタが第１の電源ラインＶccに接続され、トランジスタＱ1,Ｑ2 の両者のベースが共通接続され、その共通接続されたベースが、トランジスタＱ1 のコレクタに接続されている。
カレントミラー型の第１の電流源１０２は、理論的には、トランジスタＱ1 のコレクタ電流とトランジスタＱ2 のコレクタ電流が同じで、正確かつ安定に一定の電流を負荷回路、この例では、差動対トランジスタ回路部１０４に提供する。したがって、カレントミラー型の第１の電流源１０２は、差動対トランジスタ回路部１０４のような差動信号を増幅するために、トランジスタＱ4 とトランジスタＱ5 の動作条件が完全に一致しなければならない回路の電源としては好ましい。
カレントミラー型の第１の電流源１０２の考えは、その他のカレントミラー型電流源１２４、１２６にも適用できる。
【００２６】
差動対トランジスタ回路部１０４はＮＰＮ型バイポーラトランジスタＱ4 とＮＰＮ型バイポーラトランジスタＱ5 とが差動対を構成するように接続されている。すなわち、トランジスタＱ4 のエミッタとトランジスタＱ5 のエミッタとが共通接続され、トランジスタＱ4 のコレクタがカレントミラー型の第１の電流源１０２のトランジスタＱ1 のコレクタに接続され、トランジスタＱ5 のコレクタがカレントミラー型の第１の電流源１０２のトランジスタＱ2 のコレクタに接続されている。トランジスタＱ4,Ｑ5 のベースに差動増幅すべき入力信号ＩＮが印加される。
【００２７】
第２の電流源１０６はＮＰＮ型バイポーラトランジスタＱ3 で構成されており、トランジスタＱ3 のコレクタはトランジスタＱ4,Ｑ5 のエミッタが共通接続された接続点Ｎ3 に接続され、トランジスタＱ3 のエミッタは第２の電源ラインＧＮＤに接続されており、トランジスタＱ3 のベースには所定の電流制御電圧ＶＣが印加されている。この電流制御電圧ＶＣの電圧によって、トランジスタＱ3 を流れる電流、すなわち、負荷回路としてのトランジスタＱ4,Ｑ5 の負荷電流が規定される。
【００２８】
本実施の形態においては、第１の電源ラインＶccは図１に図解したトランジスタの動作電圧を提供する、たとえば、ＤＣ３〜５Ｖであり、第２の電源ラインＧＮＤは接地電位である。
【００２９】
基本差動増幅回路としての差動信号増幅部１０のダイナミックレンジを広げるため、図１に図解したバートン型差動増幅回路１には出力増幅回路部１２が設けられている。図１に図解した出力増幅回路部１２は図４に図解した回路１２Ｚとは異なる。
図１に図解した出力増幅回路部１２は、第１の電源ラインＶccと第２の電源ラインＧＮＤとの間に設けられた、出力増幅用ＰＮＰ型バイポーラトランジスタＱ6 からなる出力増幅回路１２２と、カレントミラー型の第３の電流源１２４と、カレントミラー型の第４の電流源１２６と、第５の電流源１２８とを有する。
【００３０】
この回路構成の特徴の詳細については後述するが、下記式４がトランジスタの電流増幅率ｈFEに関係なく成立すれば、上述したオフセット電圧が増大するという問題は解決できる。
【００３１】
【数４】
ここで、ＩC (Q1) はトランジスタＱ1 のコレクタ電流であり、
ＩC (Q2) はトランジスタＱ2 のコレクタ電流であり、
ＩC (Q6) はトランジスタＱ6 のコレクタ電流である。
【００３２】
そこで、図１に図解した差動増幅回路１においては、トランジスタＱ6 のコレクタ電流ＩC (Q6)を規定している、トランジスタＱ7 のコレクタ電流ＩC (Q7)を発生する回路として、カレントミラー型の第３の電流源１２４およびカレントミラー型の第４の電流源１２６を設けた。また、電流増幅率ｈFEの高い、ＮＰＮ型バイポーラトランジスタＱ7 およびＮＰＮ型バイポーラトランジスタＱ8 を用いて出力増幅用トランジスタＱ6 の電流源である、カレントミラー型の第３の電流源１２４を構成している。
【００３３】
出力増幅用トランジスタＱ6 は、入力信号ＩＮを差動増幅した差動対トランジスタ回路部１０４の出力端子、すなわち、接続点Ｎ1 からの差動出力信号を増幅し、差動対トランジスタ回路部１０４のダイナミックレンジを広げる。
ダイナミックレンジを広げるために、出力増幅用トランジスタＱ6 は、トランジスタＱ4 およびトランジスタＱ5 の２倍の電流容量を有している。より具体的に言えば、出力増幅用トランジスタＱ6 の面積はトランジスタＱ4,Ｑ5 それぞれの寸法の２倍の大きさで形成されている。あるいは、トランジスタＱ6 としては、トランジスタＱ4,Ｑ5 それぞれと同じ定格（容量）のトランジスタを２個並列に設けてもよい。
【００３４】
カレントミラー型の第３の電流源１２４は、ＮＰＮ型バイポーラトランジスタＱ7 とＮＰＮ型バイポーラトランジスタＱ8 からなるカレントミラー型電流源である。
トランジスタＱ7 のコレクタが接続点Ｎ2 を介して出力増幅用トランジスタＱ6 のコレクタに接続され、トランジスタＱ7 のエミッタが第２の電源ラインＧＮＤに接続されている。トランジスタＱ7 のベースとトランジスタＱ8 のベースとは共通接続されている。
トランジスタＱ8 のエミッタが第２の電源ラインＧＮＤに接続され、さらに共通接続されたトランジスタＱ7 のベースとトランジスタＱ8 のベースの接続点がトランジスタＱ8 のコレクタに接続されている。トランジスタＱ8 のコレクタはカレントミラー型の第４の電流源１２６内のトランジスタＱ9 のコレクタに接続されている。
ＮＰＮ型バイポーラトランジスタＱ7,Ｑ8 の電流増幅率ｈFEは十分大きい。このことは、式４を参照して述べた条件に合致している。
【００３５】
カレントミラー型の第４の電流源１２６は、ＰＮＰ型バイポーラトランジスタＱ9 とＰＮＰ型バイポーラトランジスタＱ10からなるカレントミラー型電流源である。
トランジスタＱ9 のエミッタが第１の電源ラインＶccに接続され、トランジスタＱ9 のベースがトランジスタＱ10のベースに接続され、トランジスタＱ9 のコレクタがカレントミラー型の第３の電流源１２４内のトランジスタＱ8 のコレクタに接続されている。
トランジスタＱ10のエミッタが第１の電源ラインＶccに接続され、トランジスタＱ10のコレクタがトランジスタＱ9 のベースと共通接続されたトランジスタＱ10のベースに接続されている。トランジスタＱ10のコレクタは第５の電流源１２８のトランジスタＱ11のコレクタに接続されている。
【００３６】
カレントミラー型の第４の電流源１２６は、カレントミラー型の第３の電流源１２４の２倍の電流供給容量を有している。したがって、カレントミラー型の第４の電流源１２６を構成しているトランジスタＱ9,Ｑ10はそれぞれ、カレントミラー型第３の電流源１２４を構成しているトランジスタＱ7,Ｑ8 の２倍の電流容量を有している。したがって、トランジスタＱ9,Ｑ10の面積はそれぞれ、トランジスタＱ7,Ｑ8 のそれぞれの面積の２倍の大きさに形成されている。あるいは、トランジスタＱ9,Ｑ10はそれぞれ、トランジスタＱ7,Ｑ8 それぞれを２個並列に設けた構造にしてもよい。
【００３７】
第５の電流源１２８はカレントミラー型の第４の電流源１２６の電流源として設けられ、ＮＰＮ型バイポーラトランジスタＱ11を有する。トランジスタＱ11のコレクタはトランジスタＱ10のコレクタに接続され、トランジスタＱ11のエミッタが第２の電源ラインＧＮＤに接続されている。トランジスタＱ11のベースには、トランジスタＱ3 のベースに印加されている制御電圧ＶＣが印加されており、トランジスタＱ11に所定の定電流を流すように構成されている。
【００３８】
出力増幅用トランジスタＱ6 のコレクタに接続されている接続点Ｎ2 に出力バッファ回路部１４のバッファ回路ＢＵＦが接続されており、差動信号増幅部１０のトランジスタＱ4,Ｑ5 のベースに印加された入力信号を差動増幅した信号がバッファ回路ＢＵＦから出力される。
【００３９】
図１に図解した差動増幅回路１と図４に図解した差動増幅回路１Ｚとを比較する。図１に図解した差動増幅回路１は、出力増幅用トランジスタＱ6 の電流源として、図４のトランジスタＱ23に代えて、トランジスタＱ7,Ｑ8 からなるカレントミラー型の第３の電流源１２４と、トランジスタＱ9,Ｑ10からなるカレントミラー型の第４の電流源１２６と、トランジスタＱ11からなる第５の電流源１２８とを設けた点が異なる。しかしながら、この回路追加は、実質的に４個のトランジスタの追加に過ぎず、取り立てて複雑な回路構成となった訳ではない。
【００４０】
図１に図解した差動増幅回路１の動作を述べる。
差動信号増幅部１０の動作は図４を参照して述べた動作と実質的に同じである。
すなわち、差動対トランジスタ回路部１０４を構成するトランジスタＱ4 のベースとトランジスタＱ5 のベースの両者に入力信号ＩＮが印加されると、差動対トランジスタ回路部１０４においてトランジスタＱ4 のベースとトランジスタＱ5 のベースに印加された電圧の差を増幅した電流を接続点Ｎ1 （トランジスタＱ5 のコレクタ）に出力する。
カレントミラー型の第１の電流源１０２は、トランジスタＱ4 のコレクタおよびトランジスタＱ5 のコレクタに、等しい一定の電流を提供する。
トランジスタＱ3 からなる第２の電流源１０６は、トランジスタＱ4 のエミッタおよびトランジスタＱ5 のエミッタに一定の電流を提供する。
【００４１】
出力増幅用トランジスタＱ6 は接続点Ｎ1 の差動増幅信号を出力増幅用トランジスタＱ6 の電流増幅率ｈFEに応じて増幅して、そのコレクタ（接続点Ｎ2 ）に出力する。
カレントミラー型の第３の電流源１２４は出力増幅用トランジスタＱ6 の定電流源であり、カレントミラー型の第４の電流源１２６も出力増幅用トランジスタＱ6 の定電流源である。第５の電流源１２８はカレントミラー型の第４の電流源１２６の定電流源である。特に、出力増幅用トランジスタＱ6 の定電流源として、第３の電流源１２４と第４の電流源１２６とは、トランジスタＱ11だけの第５の電流源１２８より正確な定電流源としてのカレントミラー型電流源にしている。
【００４２】
出力増幅用トランジスタＱ6 のコレクタ（接続点Ｎ2 ）からの出力が、バッファ回路ＢＵＦからなる出力バッファ回路部１４に供給されており、このバッファ回路ＢＵＦを介して、差動対トランジスタ回路部１０４に入力された入力信号ＩＮの差動増幅出力信号が出力される。
【００４３】
次いで、カレントミラー型の第３の電流源１２４およびカレントミラー型の第４の電流源１２６を設けたことによるオフセット電圧のキャンセル（低減）効果について考察する。
カレントミラー型の第１の電流源１０２において、トランジスタＱ1 のコレクタ電流ＩC (Q1)とトランジスタＱ2 のコレクタ電流ＩC (Q2)とは等しい。すなわち、下記式５が成立し、下記式５から、下記式６が成り立つ。
【００４４】
【数５】
ここで、ＩC (Q1) はトランジスタＱ1 のコレクタ電流であり、
ＩC (Q2) はトランジスタＱ2 のコレクタ電流である。
【００４５】
【数６】
ここで、ＩB (Q1) はトランジスタＱ1 のベース電流であり、
ＩB (Q2) はトランジスタＱ2 のベース電流であり、
ＩB (Q6) はトランジスタＱ6 のベース電流である。
【００４６】
式６の関係が成立すれば下記式７が成立してオフセット電圧は０となる。
【００４７】
【数７】
ここで、ＩC (Q4) はトランジスタＱ4 のコレクタ電流であり、
ＩC (Q5) はトランジスタＱ5 のコレクタ電流である。
【００４８】
したがって、オフセット電圧を生じさせないためには、上述した条件が満足されればよい。下記にそのための条件を考察する。
この考察において、ＮＰＮ型バイポーラトランジスタＱ3 、Ｑ7,Ｑ8 、Ｑ11の電流増幅率ｈFEは便宜的に無限大（∞）と仮定する。
【００４９】
差動対トランジスタ回路部１０４におけるトランジスタＱ4 のコレクタ電流ＩC (Q4)とトランジスタＱ5 のコレクタ電流ＩC (Q5)とが等しいとして、下記条件が成立すると仮定する。
【００５０】
【数８】
ここで、ＩC (Q3) はトランジスタＱ3 のコレクタ電流である。
【００５１】
もし、下記関係が成立すれば、
【００５２】
【数９】
【００５３】
式８との関係から式７の関係が成立し、オフセット電圧は発生しない。
そこで、この関係が成立する条件を考察する。
ＮＰＮ型バイポーラトランジスタの電流増幅率ｈFEをβとする。
式８から、
【００５４】
【数１０】
【００５５】
上記同様に、カレントミラー型の第４の電流源１２６においても、カレントミラー型電流源の原理から下記式が成立する。
【００５６】
【数１１】
【００５７】
式１１に、下記の関係式を代入する。
【００５８】
【数１２】
【００５９】
【数１３】
【００６０】
式１０式１２とから、下記式１３が得られる。
【００６１】
【数１４】
【００６２】
したがって、下記式１６が成立する。
【００６３】
【数１５】
【００６４】
式１６は差動対トランジスタ回路部１０４が完全に平衡しており、オフセット電圧が発生しないことを示している。すなわち、カレントミラー型の第３の電流源１２４およびカレントミラー型の第４の電流源１２６を設けた図１に図解した差動増幅回路１には原理的にオフセットが発生しない。
【００６５】
差動増幅回路１の実際的な考察
以上の考察において、便宜的にＮＰＮ型バイポーラトランジスタの電流増幅率ｈFEが無限大と仮定した。その理由は、ＮＰＮ型バイポーラトランジスタは一般的にみて、その電流増幅率ｈFEが高くオフセット派生の影響が少ないことに加えて、考察を容易にするためである。
しかしながら、トランジスタの電流増幅率ｈFEが無限大ということはあり得ない。そこで、ＮＰＮ型バイポーラトランジスタの電流増幅率ｈFEを１００と仮定し、ＰＮＰ型バイポーラトランジスタの電流増幅率ｈFEを種々変えた場合のオフセット発生具合についてシミュレーションを行った結果を下記表１に示す。
【００６６】
【表１】
【００６７】
図１に図解した差動増幅回路１においても、オフセット電圧は発生しているが、その値は図４に図解した差動増幅回路におけるオフセット電圧より相当低下している。
また、本実施の形態によれば、ＰＮＰ型バイポーラトランジスタの電流増幅率ｈFEが変動した場合でも（ばらついた場合でも）オフセット電圧を所定の範囲に制限できる。
【００６８】
上述したように、図１を参照して述べた本発明の第１の実施の形態の差動増幅回路１によれば、原理的にはオフセット電圧は発生せず、実際の回路においても、オフセット電圧は発生したとしても、図４に図解した差動増幅回路におけるオフセット電圧より相当低下できる。
オフセット電圧を上述したように低下させた場合でも、図１の差動増幅回路１において、ダイナミックレンジが狭くなったり、高周波特性が低下することはない。
なお、図１に図解した差動増幅回路１は、カレントミラー型の第３の電流源１２４とカレントミラー型の第４の電流源１２６を追加するだけであるから、回路構成が特別複雑にはならない。
【００６９】
第２の実施の形態
図２を参照して本発明の差動増幅回路の第２実施の形態について述べる。
第２の実施の形態の差動増幅回路１Ａは、上述した図１におけるオフセット電圧をさらに低減することを目的とする。
図２に図解した差動増幅回路１Ａは、差動信号増幅部１０と、出力増幅回路部１２Ａと、出力バッファ回路部１４とを有する。
差動信号増幅部１０は図１に図解した差動信号増幅部１０と全く同じ回路構成をしている。同様に、出力バッファ回路部１４は図１に図解した出力バッファ回路部１４と全く同じである。
【００７０】
図２に図解した差動増幅回路１Ａにおける出力増幅回路部１２Ａは、図１に図解のカレントミラー型の第３の電流源１２４にＮＰＮ型バイポーラトランジスタＱ12を追加したカレントミラー型の第３の電流源１２４Ａと、図１に図解のカレントミラー型の第４の電流源１２６にＮＰＮ型バイポーラトランジスタＱ13と、分圧直列抵抗器Ｒ1 ，Ｒ2 を追加したカレントミラー型の第４の電流源１２６Ａを有する。
【００７１】
カレントミラー型の第３の電流源１２４Ａに付加されたトランジスタＱ12は、そのベースがＮＰＮ型バイポーラトランジスタＱ8 のコレクタに接続され、コレクタが第１の電源ラインＶccに接続され、エミッタがＮＰＮ型バイポーラトランジスタＱ8 のベースとトランジスタＱ7 のベースの共通接続部に接続されている。すなわち、トランジスタＱ12とトランジスタＱ8 とは逆並列に接続されており、トランジスタＱ12を設けることにより、トランジスタＱ7 のコレクタ電流と、トランジスタＱ8 のコレクタ電流とを一致させている。その結果、トランジスタＱ12を設けることにより、トランジスタＱ7 の電流増幅率ｈFEの影響をキャンセルできる。
【００７２】
カレントミラー型の第４の電流源１２６Ａに付加されてトランジスタＱ13は、そのコレクタがトランジスタＱ10のコレクタに接続され、そのエミッタがトランジスタＱ11のコレクタに接続されており、トランジスタＱ10のコレクタ電流ＩC (Q10) を制御する。第１の電源ラインＶccと第２の電源ラインＧＮＤとの間に設けられた分圧直列抵抗器Ｒ1 ，Ｒ2 は、その電圧分割比に応じてトランジスタＱ13のベース電圧を規定する。したがって、分圧直列抵抗器Ｒ1 ，Ｒ2 の電圧分割比を適切に選択することにより、トランジスタＱ13は、カレントミラー型の第３の電流源１２４ＡにおけるトランジスタＱ12と同様の作用により、トランジスタＱ10の電流増幅率ｈFEの影響をキャンセルできる。
【００７３】
上述したとおり、図１に図解した差動増幅回路１に、トランジスタＱ12とトランジスタＱ13を付加することにより、図２に図解した差動増幅回路１Ａは、表１に例示したオフセット電圧をさらに低減することができる。
【００７４】
第３実施の形態
図３を参照して本発明の差動増幅回路の第３実施の形態について述べる。
図３に図解した差動増幅回路１Ｂは複数の入力信号を効率よく差動増幅する回路を示す。
【００７５】
図３に図解した差動増幅回路１Ａは、図２の差動信号増幅部１０に対応する差動信号増幅部１０1 、図２の出力増幅回路部１２Ａに対応する第１の出力増幅回路部１１1 と第２の出力増幅回路部１３の合成回路、図２の出力バッファ回路部１４に対応する出力バッファ回路部１４1 を有しており、上述した図２に図解した差動増幅回路１Ａと全く同じである。図解の関係で、第１の出力増幅回路部１１1 と第２の出力増幅回路部１３とに分離しているが、これらの合成回路は、図２の出力増幅回路部１２Ａと全く同じである。第２の出力増幅回路部１３は、複数の信号増幅に共用する。
【００７６】
以上から、差動信号増幅部１０1 、第１の出力増幅回路部１１1 と第２の出力増幅回路部１３の合成回路、出力バッファ回路部１４1 は、図２を参照して述べた差動増幅回路１Ａと全く同じ動作をし、トランジスタＱ4 のベースおよびトランジスタＱ5 のベースに入力された第１の入力信号ＩＮ1 を差動増幅して出力バッファ回路部１４1 から出力する。 この回路の動作および特徴は、図２を参照して述べた差動増幅回路１Ａの特徴および効果と同様である。
【００７７】
図３に図解した差動増幅回路１Ｂは、２以上の入力信号を差動増幅するための回路であり、第２の入力信号ＩＮ2 は、差動信号増幅部１０1 と全く同じ回路構成の差動信号増幅部１０2 、出力増幅回路部１１1 と全く同じ回路構成の出力増幅回路部１１2 、および、出力バッファ回路部１４1 と全く同じ構成の出力バッファ回路部１４2 を有している。したがって、第２の入力信号ＩＮ2 も第１の入力信号ＩＮ1 と同様に差動増幅されて出力バッファ回路部１４2 から出力される。
【００７８】
図３に図解した差動増幅回路１Ｂは、第２の出力増幅回路部１３が複数の差動信号増幅部１０x （Ｘは１〜ｎ）および第１の出力増幅回路部１１x に共用できるので、複数の入力信号を差動増幅する場合、回路構成が実質的に簡単になり、効率がよい。
【００７９】
本発明の好適実施の形態について上述したが、本発明の差動増幅回路の実施に際しては上述した回路構成には限定されず、当業者は本発明の技術思想の範囲内で種々改変することができる。
【００８０】
【発明の効果】
本発明の差動増幅回路は、広いダイナミックレンジを維持しつつ、かつ、高周波特性を維持しつつ、オフセットの影響を少なくすることができる。
また、本発明の差動増幅回路においては、その差動増幅回路を構成するトランジスタの電流増幅率が変動した場合でも（ばらついた場合でも）オフセット電圧を所定の範囲に制限できる。
【図面の簡単な説明】
【図１】図１は本発明の第１の実施形態の差動増幅回路の回路図である。
【図２】図２は本発明の第２の実施形態の差動増幅回路の回路図である。
【図３】図３は本発明の第３の実施形態の差動増幅回路の回路図である。
【図４】図４は本発明の背景技術としての差動増幅回路の回路図である。
【符号の説明】
１，１Ａ・・差動増幅回路
１０・・差動信号増幅部
１０２・・カレントミラー型の第１の電流源
Ｑ1,Ｑ2 ・・ＰＮＰ型バイポーラトランジスタ
１０４・・差動対トランジスタ回路部
Ｑ4,Ｑ5 ・・ＮＰＮ型バイポーラトランジスタ
１０６・・第２の電流源
Ｑ3 ・・ＮＰＮ型バイポーラトランジスタ
１２・・出力増幅回路部
１２２・・出力増幅用トランジスタ（Ｑ6 ）
１２４・・カレントミラー型の第３の電流源
Ｑ7,Ｑ8 ・・ＮＰＮ型バイポーラトランジスタ
Ｑ12・・ＮＰＮ型バイポーラトランジスタ
１２６・・カレントミラー型の第４の電流源
Ｑ9,Ｑ10・・ＰＮＰ型バイポーラトランジスタ
Ｑ13・・ＮＰＮ型バイポーラトランジスタ
Ｒ1 ，Ｒ2 ・・分圧抵抗器
１２８・・第５の電流源
Ｑ11・・ＮＰＮ型バイポーラトランジスタ
１４・・出力バッファ回路部
ＢＵＦ・・バッファ回路
【発明の属する技術分野】
本発明は差動増幅回路（差動増幅型演算増幅回路）に関するものであり、特に、ダイナミックレンジの大きなバートン型差動増幅回路に関する。
さらに特定的には、本発明は高周波特性を有し、入力オフセット電圧を低減するバートン型差動増幅回路に関する。
【０００２】
【従来の技術】
種々の回路構成の差動増幅回路（差動増幅型演算増幅回路）が知られている。そのような差動増幅回路の中で、ダイナミックレンジの広いバートン型差動増幅回路が知られている。
図４はバートン型差動増幅回路の１回路構成例を図解する。
【０００３】
図４に図解したバートン型差動増幅回路１Ｚは、差動信号増幅部１０と、出力増幅回路部１２Ｚと、出力バッファ回路部１４とを有する。
【０００４】
差動信号増幅部１０は、図解のごとく、カレントミラー型の第１の電流源１０２と、差動対トランジスタ回路部１０４と、第２の電流源１０６から構成される。
第１の電流源１０２は、ＰＮＰ型バイポーラトランジスタＱ1 と、ＰＮＰ型バイポーラトランジスタＱ2 とが図解のごとくカレントミラー型電流源として構成されている。
差動対トランジスタ回路部１０４は、図解のごとく、ＮＰＮ型バイポーラトランジスタＱ4 と、トランジスタＱ5 とが差動対型増幅回路を構成するように接続されている。
第２の電流源１０６はＮＰＮ型バイポーラトランジスタＱ3 で構成されている。
【０００５】
差動信号増幅部１０は、差動増幅回路としての基本回路であり、トランジスタＱ4 のベースとトランジスタＱ5 のベースの両者に印加された入力信号ＩＮの差に応じた増幅をし、トランジスタＱ5 のコレクタ、すなわち、トランジスタＱ2 とトランジスタＱ5 の接続点Ｎ1 から増幅結果に応じた信号を出力する。
【０００６】
差動信号増幅部１０のダイナミックレンジを広げるため、バートン型差動増幅回路には出力増幅回路部１２Ｚが設けられている。
出力増幅回路部１２Ｚは、出力増幅用トランジスタＱ6 からなる出力増幅回路１２２と、トランジスタＱ23からなる第３の電流源１２４Ｚとを有する。
出力増幅用トランジスタＱ6 は、接続点Ｎ1 からの差動出力信号を増幅し、ダイナミックレンジを広げる。そのため、出力増幅用トランジスタＱ6 は、トランジスタＱ4 およびトランジスタＱ5 の２倍の電流容量を有している。たとえば、トランジスタＱ6 は、トランジスタＱ4,Ｑ5 の寸法の２倍の大きさで形成されている。
【０００７】
出力増幅用トランジスタＱ6 のコレクタ（接続点Ｎ2 ）からの出力が、バッファ回路ＢＵＦからなる出力バッファ回路部１４に接続されており、このバッファ回路ＢＵＦを介して、差動対トランジスタ回路部１０４に入力された入力信号ＩＮの差動増幅出力信号が出力される。
【０００８】
【発明が解決しようとする課題】
図４に図解の差動増幅回路は下記条件が成立することを前提としている。
【０００９】
【数１】
ＩB (Q2) はトランジスタＱ2 のベース電流であり、
ＩB (Q6) はトランジスタＱ6 のベース電流である。
【００１０】
出力増幅用トランジスタＱ6 は本来、接続点Ｎ1 における差動対トランジスタ回路部１０４の出力信号を増幅する目的で設けられているが、接続点Ｎ1 にベース電流ＩB (Q6) を流す機能をも有している。
その理由は次のとおりである。カレントミラー型の第１の電流源１０２において、トランジスタＱ1 のコレクタがトランジスタＱ1,Ｑ2 のベースに接続されているので、トランジスタＱ4 のコレクタに流れる電流ＩC (Q4)はトランジスタＱ1,Ｑ2 のベース電流（ＩB (Q1)／ＩB (Q2)）とトランジスタＱ1 のコレクタ電流との和になる（ＩC (Q4)＝ＩC (Q1)＋ＩB (Q1)／ＩB (Q2)）。これに対して、トランジスタＱ5 のコレクタに流れる電流ＩC (Q5)は、トランジスタＱ2 のコレクタに流れる電流ＩC (Q2)だけである（ＩC (Q5)＝ＩC (Q2)）。その結果、トランジスタＱ1 のコレクタからトランジスタＱ4 のコレクタに流れる電流ＩC (Q4)が、トランジスタＱ2 のコレクタからトランジスタＱ5 のコレクタに流れる電流ＩC (Q5)より大きくなる傾向がある。そこで、トランジスタＱ5 のコレクタに流れる電流の不足分をトランジスタＱ6 のベースからトランジスタＱ5 のコレクタに流す。
【００１１】
式１の条件が満足されれば下記式２が成立する。
【００１２】
【数２】
ＩC (Q5)はトランジスタＱ5 のコレクタ電流である。
【００１３】
ところで、ＰＮＰ型バイポーラトランジスタのトランジスタの電流増幅率ｈFEが低下するとベース電流が増大する。最近の高周波プロセスによれば、ラテラル（横型）ＰＮＰ型バイポーラトランジスタを形成するとき、エピタキシャル層が薄くなり、ベース領域の厚さが浅くなり、そのようなトランジスタの電流増幅率ｈFEは低下する傾向にある。
そのようなラテラルＰＮＰ型バイポーラトランジスタをトランジスタＱ1 、トランジスタＱ2 などに用いると、式２の関係が満足されなくなる。
差動信号増幅部１０においては、トランジスタＱ4 とトランジスタＱ5 とを全く同じ特性のものを用い、式２が満足されることを前提としている。しかしながら、トランジスタＱ4 とトランジスタＱ5 との特性が一致していたとしても、式２の条件が満足されない場合、動作エラーとなり、オフセット電圧が大きくなり、正確な差動増幅信号が得られない。
因みにオフセット電圧の大きさを考察すると、オフセット電圧は下記式３に依存するから、高周波用差動増幅回路においてＰＮＰ型バイポーラトランジスタの電流増幅率ｈFE＝βが低下すればするほど、トランジスタＱ1 とトランジスタＱ2 のベース電流は大きくなり、動作エラーが増大してオフセット電圧は一層大きくなる。
【００１４】
【数３】
本発明の目的は、高周波動作においても、オフセットが生じない、ダイナミックレンジの広い差動増幅回路を提供することにある。
【００１６】
【課題を解決するための手段】
本発明によれば、制御端子に差動信号が入力される第１及び第２のトランジスタを含む差動増幅部と、上記第１及び第２のトランジスタにそれぞれ電流を供給する第３及び第４のトランジスタを含むカレントミラー型の第１の電流源と、上記第１及び第２のトランジスタに電流を供給するための第２の電流源と、上記差動増幅部の差動増幅信号を増幅して出力する出力増幅部と、上記出力増幅部に電流を供給するための第５及び第６のトランジスタを含むカレントミラー型の第３の電流源と、上記第３の電流源に電流を供給するための第７及び第８のトランジスタを含むカレントミラー型の第４の電流源と、上記第４の電流源に電流を供給するための第５の電流源と、を有し、
上記第１の電流源と上記差動増幅部と上記第２の電流源とが第１の電源ラインと第２の電源ラインとの間に直列に接続されており、
上記第２の電流源が、制御端子に制御電圧が入力される第９のトランジスタを含み、
上記出力増幅部が、制御端子に上記差動増幅信号が入力される第１０のトランジスタを含み、
上記第３の電流源が、上記第５のトランジスタの制御端子と上記第６のトランジスタの制御端子との接続中点と上記第１の電源ラインとの間に接続されている第１２のトランジスタを含み、
上記第５の電流源が、制御端子に上記制御電圧が入力される第１１のトランジスタと、上記第４の電流源と上記第１１のトランジスタとの間に接続されている第１３のトランジスタと、上記第１の電源ラインと上記第２の電源ラインとの間に直列に接続されており、その接続中点から上記第１３のトランジスタの制御端子に電圧を供給する第１及び第２の抵抗素子とを含む、
差動増幅回路が提供される。
【００１７】
好ましくは、上記第１０のトランジスタの電流駆動能力が上記第１及び第２のトランジスタの約２倍である。
【００２０】
好ましくは、上記第１、第２、第５、第６、第９及び第１１のトランジスタはＮＰＮ型のバイポーラトランジスタであり、上記第３、第４、第７、第８、及び第１０のトランジスタはＰＮＰ型のバイポーラトランジスタであり、上記第１の電源ラインには電源電圧が供給されており、上記第２の電源ラインには接地電位が供給されている。
【００２１】
好ましくは、制御端子に差動信号が入力される第１４及び第１５のトランジスタを含む第２の差動増幅部と、上記第１４及び第１５のトランジスタにそれぞれ電流を供給する第１６及び第１７のトランジスタを含むカレントミラー型の第６の電流源と、上記第１４及び第１５のトランジスタに電流を供給するための第７の電流源と、上記第２の差動増幅部の差動増幅信号を増幅して出力する第の第２の出力増幅部と、を更に有し、
上記第３の電流源が、上記第２の出力増幅部に電流を供給する第１６のトランジスタを更に含み、当該第１６のトランジスタと上記第６のトランジスタとでカレントミラー回路が構成される。
【００２３】
【発明の実施の形態】
第１の実施の形態
本発明の差動増幅回路の第１の実施の形態を図１を参照して述べる。
図１は本発明の第１の実施形態のバ−トン型差動増幅回路１の回路図である。
図１に図解した差動増幅回路１は、差動信号増幅部１０と、出力増幅回路部１２と、出力バッファ回路部１４とを有する。
【００２４】
図１に図解した差動信号増幅部１０は、図４を図解した述べた差動信号増幅部１０と同じ構成をしている。すなわち、差動信号増幅部１０は、第１の電源ラインＶccと第２の電源ラインＧＮＤとの間に直列接続された、カレントミラー型の第１の電流源１０２と、差動対トランジスタ回路部１０４と、第２の電流源１０６から構成される。
【００２５】
カレントミラー型の第１の電流源１０２は、ＰＮＰ型バイポーラトランジスタＱ1 とＰＮＰ型バイポーラトランジスタＱ2 とを有し、トランジスタＱ1,Ｑ2 の両者のエミッタが第１の電源ラインＶccに接続され、トランジスタＱ1,Ｑ2 の両者のベースが共通接続され、その共通接続されたベースが、トランジスタＱ1 のコレクタに接続されている。
カレントミラー型の第１の電流源１０２は、理論的には、トランジスタＱ1 のコレクタ電流とトランジスタＱ2 のコレクタ電流が同じで、正確かつ安定に一定の電流を負荷回路、この例では、差動対トランジスタ回路部１０４に提供する。したがって、カレントミラー型の第１の電流源１０２は、差動対トランジスタ回路部１０４のような差動信号を増幅するために、トランジスタＱ4 とトランジスタＱ5 の動作条件が完全に一致しなければならない回路の電源としては好ましい。
カレントミラー型の第１の電流源１０２の考えは、その他のカレントミラー型電流源１２４、１２６にも適用できる。
【００２６】
差動対トランジスタ回路部１０４はＮＰＮ型バイポーラトランジスタＱ4 とＮＰＮ型バイポーラトランジスタＱ5 とが差動対を構成するように接続されている。すなわち、トランジスタＱ4 のエミッタとトランジスタＱ5 のエミッタとが共通接続され、トランジスタＱ4 のコレクタがカレントミラー型の第１の電流源１０２のトランジスタＱ1 のコレクタに接続され、トランジスタＱ5 のコレクタがカレントミラー型の第１の電流源１０２のトランジスタＱ2 のコレクタに接続されている。トランジスタＱ4,Ｑ5 のベースに差動増幅すべき入力信号ＩＮが印加される。
【００２７】
第２の電流源１０６はＮＰＮ型バイポーラトランジスタＱ3 で構成されており、トランジスタＱ3 のコレクタはトランジスタＱ4,Ｑ5 のエミッタが共通接続された接続点Ｎ3 に接続され、トランジスタＱ3 のエミッタは第２の電源ラインＧＮＤに接続されており、トランジスタＱ3 のベースには所定の電流制御電圧ＶＣが印加されている。この電流制御電圧ＶＣの電圧によって、トランジスタＱ3 を流れる電流、すなわち、負荷回路としてのトランジスタＱ4,Ｑ5 の負荷電流が規定される。
【００２８】
本実施の形態においては、第１の電源ラインＶccは図１に図解したトランジスタの動作電圧を提供する、たとえば、ＤＣ３〜５Ｖであり、第２の電源ラインＧＮＤは接地電位である。
【００２９】
基本差動増幅回路としての差動信号増幅部１０のダイナミックレンジを広げるため、図１に図解したバートン型差動増幅回路１には出力増幅回路部１２が設けられている。図１に図解した出力増幅回路部１２は図４に図解した回路１２Ｚとは異なる。
図１に図解した出力増幅回路部１２は、第１の電源ラインＶccと第２の電源ラインＧＮＤとの間に設けられた、出力増幅用ＰＮＰ型バイポーラトランジスタＱ6 からなる出力増幅回路１２２と、カレントミラー型の第３の電流源１２４と、カレントミラー型の第４の電流源１２６と、第５の電流源１２８とを有する。
【００３０】
この回路構成の特徴の詳細については後述するが、下記式４がトランジスタの電流増幅率ｈFEに関係なく成立すれば、上述したオフセット電圧が増大するという問題は解決できる。
【００３１】
【数４】
ＩC (Q2) はトランジスタＱ2 のコレクタ電流であり、
ＩC (Q6) はトランジスタＱ6 のコレクタ電流である。
【００３２】
そこで、図１に図解した差動増幅回路１においては、トランジスタＱ6 のコレクタ電流ＩC (Q6)を規定している、トランジスタＱ7 のコレクタ電流ＩC (Q7)を発生する回路として、カレントミラー型の第３の電流源１２４およびカレントミラー型の第４の電流源１２６を設けた。また、電流増幅率ｈFEの高い、ＮＰＮ型バイポーラトランジスタＱ7 およびＮＰＮ型バイポーラトランジスタＱ8 を用いて出力増幅用トランジスタＱ6 の電流源である、カレントミラー型の第３の電流源１２４を構成している。
【００３３】
出力増幅用トランジスタＱ6 は、入力信号ＩＮを差動増幅した差動対トランジスタ回路部１０４の出力端子、すなわち、接続点Ｎ1 からの差動出力信号を増幅し、差動対トランジスタ回路部１０４のダイナミックレンジを広げる。
ダイナミックレンジを広げるために、出力増幅用トランジスタＱ6 は、トランジスタＱ4 およびトランジスタＱ5 の２倍の電流容量を有している。より具体的に言えば、出力増幅用トランジスタＱ6 の面積はトランジスタＱ4,Ｑ5 それぞれの寸法の２倍の大きさで形成されている。あるいは、トランジスタＱ6 としては、トランジスタＱ4,Ｑ5 それぞれと同じ定格（容量）のトランジスタを２個並列に設けてもよい。
【００３４】
カレントミラー型の第３の電流源１２４は、ＮＰＮ型バイポーラトランジスタＱ7 とＮＰＮ型バイポーラトランジスタＱ8 からなるカレントミラー型電流源である。
トランジスタＱ7 のコレクタが接続点Ｎ2 を介して出力増幅用トランジスタＱ6 のコレクタに接続され、トランジスタＱ7 のエミッタが第２の電源ラインＧＮＤに接続されている。トランジスタＱ7 のベースとトランジスタＱ8 のベースとは共通接続されている。
トランジスタＱ8 のエミッタが第２の電源ラインＧＮＤに接続され、さらに共通接続されたトランジスタＱ7 のベースとトランジスタＱ8 のベースの接続点がトランジスタＱ8 のコレクタに接続されている。トランジスタＱ8 のコレクタはカレントミラー型の第４の電流源１２６内のトランジスタＱ9 のコレクタに接続されている。
ＮＰＮ型バイポーラトランジスタＱ7,Ｑ8 の電流増幅率ｈFEは十分大きい。このことは、式４を参照して述べた条件に合致している。
【００３５】
カレントミラー型の第４の電流源１２６は、ＰＮＰ型バイポーラトランジスタＱ9 とＰＮＰ型バイポーラトランジスタＱ10からなるカレントミラー型電流源である。
トランジスタＱ9 のエミッタが第１の電源ラインＶccに接続され、トランジスタＱ9 のベースがトランジスタＱ10のベースに接続され、トランジスタＱ9 のコレクタがカレントミラー型の第３の電流源１２４内のトランジスタＱ8 のコレクタに接続されている。
トランジスタＱ10のエミッタが第１の電源ラインＶccに接続され、トランジスタＱ10のコレクタがトランジスタＱ9 のベースと共通接続されたトランジスタＱ10のベースに接続されている。トランジスタＱ10のコレクタは第５の電流源１２８のトランジスタＱ11のコレクタに接続されている。
【００３６】
カレントミラー型の第４の電流源１２６は、カレントミラー型の第３の電流源１２４の２倍の電流供給容量を有している。したがって、カレントミラー型の第４の電流源１２６を構成しているトランジスタＱ9,Ｑ10はそれぞれ、カレントミラー型第３の電流源１２４を構成しているトランジスタＱ7,Ｑ8 の２倍の電流容量を有している。したがって、トランジスタＱ9,Ｑ10の面積はそれぞれ、トランジスタＱ7,Ｑ8 のそれぞれの面積の２倍の大きさに形成されている。あるいは、トランジスタＱ9,Ｑ10はそれぞれ、トランジスタＱ7,Ｑ8 それぞれを２個並列に設けた構造にしてもよい。
【００３７】
第５の電流源１２８はカレントミラー型の第４の電流源１２６の電流源として設けられ、ＮＰＮ型バイポーラトランジスタＱ11を有する。トランジスタＱ11のコレクタはトランジスタＱ10のコレクタに接続され、トランジスタＱ11のエミッタが第２の電源ラインＧＮＤに接続されている。トランジスタＱ11のベースには、トランジスタＱ3 のベースに印加されている制御電圧ＶＣが印加されており、トランジスタＱ11に所定の定電流を流すように構成されている。
【００３８】
出力増幅用トランジスタＱ6 のコレクタに接続されている接続点Ｎ2 に出力バッファ回路部１４のバッファ回路ＢＵＦが接続されており、差動信号増幅部１０のトランジスタＱ4,Ｑ5 のベースに印加された入力信号を差動増幅した信号がバッファ回路ＢＵＦから出力される。
【００３９】
図１に図解した差動増幅回路１と図４に図解した差動増幅回路１Ｚとを比較する。図１に図解した差動増幅回路１は、出力増幅用トランジスタＱ6 の電流源として、図４のトランジスタＱ23に代えて、トランジスタＱ7,Ｑ8 からなるカレントミラー型の第３の電流源１２４と、トランジスタＱ9,Ｑ10からなるカレントミラー型の第４の電流源１２６と、トランジスタＱ11からなる第５の電流源１２８とを設けた点が異なる。しかしながら、この回路追加は、実質的に４個のトランジスタの追加に過ぎず、取り立てて複雑な回路構成となった訳ではない。
【００４０】
図１に図解した差動増幅回路１の動作を述べる。
差動信号増幅部１０の動作は図４を参照して述べた動作と実質的に同じである。
すなわち、差動対トランジスタ回路部１０４を構成するトランジスタＱ4 のベースとトランジスタＱ5 のベースの両者に入力信号ＩＮが印加されると、差動対トランジスタ回路部１０４においてトランジスタＱ4 のベースとトランジスタＱ5 のベースに印加された電圧の差を増幅した電流を接続点Ｎ1 （トランジスタＱ5 のコレクタ）に出力する。
カレントミラー型の第１の電流源１０２は、トランジスタＱ4 のコレクタおよびトランジスタＱ5 のコレクタに、等しい一定の電流を提供する。
トランジスタＱ3 からなる第２の電流源１０６は、トランジスタＱ4 のエミッタおよびトランジスタＱ5 のエミッタに一定の電流を提供する。
【００４１】
出力増幅用トランジスタＱ6 は接続点Ｎ1 の差動増幅信号を出力増幅用トランジスタＱ6 の電流増幅率ｈFEに応じて増幅して、そのコレクタ（接続点Ｎ2 ）に出力する。
カレントミラー型の第３の電流源１２４は出力増幅用トランジスタＱ6 の定電流源であり、カレントミラー型の第４の電流源１２６も出力増幅用トランジスタＱ6 の定電流源である。第５の電流源１２８はカレントミラー型の第４の電流源１２６の定電流源である。特に、出力増幅用トランジスタＱ6 の定電流源として、第３の電流源１２４と第４の電流源１２６とは、トランジスタＱ11だけの第５の電流源１２８より正確な定電流源としてのカレントミラー型電流源にしている。
【００４２】
出力増幅用トランジスタＱ6 のコレクタ（接続点Ｎ2 ）からの出力が、バッファ回路ＢＵＦからなる出力バッファ回路部１４に供給されており、このバッファ回路ＢＵＦを介して、差動対トランジスタ回路部１０４に入力された入力信号ＩＮの差動増幅出力信号が出力される。
【００４３】
次いで、カレントミラー型の第３の電流源１２４およびカレントミラー型の第４の電流源１２６を設けたことによるオフセット電圧のキャンセル（低減）効果について考察する。
カレントミラー型の第１の電流源１０２において、トランジスタＱ1 のコレクタ電流ＩC (Q1)とトランジスタＱ2 のコレクタ電流ＩC (Q2)とは等しい。すなわち、下記式５が成立し、下記式５から、下記式６が成り立つ。
【００４４】
【数５】
ＩC (Q2) はトランジスタＱ2 のコレクタ電流である。
【００４５】
【数６】
ＩB (Q2) はトランジスタＱ2 のベース電流であり、
ＩB (Q6) はトランジスタＱ6 のベース電流である。
【００４６】
式６の関係が成立すれば下記式７が成立してオフセット電圧は０となる。
【００４７】
【数７】
ＩC (Q5) はトランジスタＱ5 のコレクタ電流である。
【００４８】
したがって、オフセット電圧を生じさせないためには、上述した条件が満足されればよい。下記にそのための条件を考察する。
この考察において、ＮＰＮ型バイポーラトランジスタＱ3 、Ｑ7,Ｑ8 、Ｑ11の電流増幅率ｈFEは便宜的に無限大（∞）と仮定する。
【００４９】
差動対トランジスタ回路部１０４におけるトランジスタＱ4 のコレクタ電流ＩC (Q4)とトランジスタＱ5 のコレクタ電流ＩC (Q5)とが等しいとして、下記条件が成立すると仮定する。
【００５０】
【数８】
【００５１】
もし、下記関係が成立すれば、
【００５２】
【数９】
式８との関係から式７の関係が成立し、オフセット電圧は発生しない。
そこで、この関係が成立する条件を考察する。
ＮＰＮ型バイポーラトランジスタの電流増幅率ｈFEをβとする。
式８から、
【００５４】
【数１０】
上記同様に、カレントミラー型の第４の電流源１２６においても、カレントミラー型電流源の原理から下記式が成立する。
【００５６】
【数１１】
式１１に、下記の関係式を代入する。
【００５８】
【数１２】
【数１３】
式１０式１２とから、下記式１３が得られる。
【００６１】
【数１４】
したがって、下記式１６が成立する。
【００６３】
【数１５】
式１６は差動対トランジスタ回路部１０４が完全に平衡しており、オフセット電圧が発生しないことを示している。すなわち、カレントミラー型の第３の電流源１２４およびカレントミラー型の第４の電流源１２６を設けた図１に図解した差動増幅回路１には原理的にオフセットが発生しない。
【００６５】
差動増幅回路１の実際的な考察
以上の考察において、便宜的にＮＰＮ型バイポーラトランジスタの電流増幅率ｈFEが無限大と仮定した。その理由は、ＮＰＮ型バイポーラトランジスタは一般的にみて、その電流増幅率ｈFEが高くオフセット派生の影響が少ないことに加えて、考察を容易にするためである。
しかしながら、トランジスタの電流増幅率ｈFEが無限大ということはあり得ない。そこで、ＮＰＮ型バイポーラトランジスタの電流増幅率ｈFEを１００と仮定し、ＰＮＰ型バイポーラトランジスタの電流増幅率ｈFEを種々変えた場合のオフセット発生具合についてシミュレーションを行った結果を下記表１に示す。
【００６６】
【表１】
図１に図解した差動増幅回路１においても、オフセット電圧は発生しているが、その値は図４に図解した差動増幅回路におけるオフセット電圧より相当低下している。
また、本実施の形態によれば、ＰＮＰ型バイポーラトランジスタの電流増幅率ｈFEが変動した場合でも（ばらついた場合でも）オフセット電圧を所定の範囲に制限できる。
【００６８】
上述したように、図１を参照して述べた本発明の第１の実施の形態の差動増幅回路１によれば、原理的にはオフセット電圧は発生せず、実際の回路においても、オフセット電圧は発生したとしても、図４に図解した差動増幅回路におけるオフセット電圧より相当低下できる。
オフセット電圧を上述したように低下させた場合でも、図１の差動増幅回路１において、ダイナミックレンジが狭くなったり、高周波特性が低下することはない。
なお、図１に図解した差動増幅回路１は、カレントミラー型の第３の電流源１２４とカレントミラー型の第４の電流源１２６を追加するだけであるから、回路構成が特別複雑にはならない。
【００６９】
第２の実施の形態
図２を参照して本発明の差動増幅回路の第２実施の形態について述べる。
第２の実施の形態の差動増幅回路１Ａは、上述した図１におけるオフセット電圧をさらに低減することを目的とする。
図２に図解した差動増幅回路１Ａは、差動信号増幅部１０と、出力増幅回路部１２Ａと、出力バッファ回路部１４とを有する。
差動信号増幅部１０は図１に図解した差動信号増幅部１０と全く同じ回路構成をしている。同様に、出力バッファ回路部１４は図１に図解した出力バッファ回路部１４と全く同じである。
【００７０】
図２に図解した差動増幅回路１Ａにおける出力増幅回路部１２Ａは、図１に図解のカレントミラー型の第３の電流源１２４にＮＰＮ型バイポーラトランジスタＱ12を追加したカレントミラー型の第３の電流源１２４Ａと、図１に図解のカレントミラー型の第４の電流源１２６にＮＰＮ型バイポーラトランジスタＱ13と、分圧直列抵抗器Ｒ1 ，Ｒ2 を追加したカレントミラー型の第４の電流源１２６Ａを有する。
【００７１】
カレントミラー型の第３の電流源１２４Ａに付加されたトランジスタＱ12は、そのベースがＮＰＮ型バイポーラトランジスタＱ8 のコレクタに接続され、コレクタが第１の電源ラインＶccに接続され、エミッタがＮＰＮ型バイポーラトランジスタＱ8 のベースとトランジスタＱ7 のベースの共通接続部に接続されている。すなわち、トランジスタＱ12とトランジスタＱ8 とは逆並列に接続されており、トランジスタＱ12を設けることにより、トランジスタＱ7 のコレクタ電流と、トランジスタＱ8 のコレクタ電流とを一致させている。その結果、トランジスタＱ12を設けることにより、トランジスタＱ7 の電流増幅率ｈFEの影響をキャンセルできる。
【００７２】
カレントミラー型の第４の電流源１２６Ａに付加されてトランジスタＱ13は、そのコレクタがトランジスタＱ10のコレクタに接続され、そのエミッタがトランジスタＱ11のコレクタに接続されており、トランジスタＱ10のコレクタ電流ＩC (Q10) を制御する。第１の電源ラインＶccと第２の電源ラインＧＮＤとの間に設けられた分圧直列抵抗器Ｒ1 ，Ｒ2 は、その電圧分割比に応じてトランジスタＱ13のベース電圧を規定する。したがって、分圧直列抵抗器Ｒ1 ，Ｒ2 の電圧分割比を適切に選択することにより、トランジスタＱ13は、カレントミラー型の第３の電流源１２４ＡにおけるトランジスタＱ12と同様の作用により、トランジスタＱ10の電流増幅率ｈFEの影響をキャンセルできる。
【００７３】
上述したとおり、図１に図解した差動増幅回路１に、トランジスタＱ12とトランジスタＱ13を付加することにより、図２に図解した差動増幅回路１Ａは、表１に例示したオフセット電圧をさらに低減することができる。
【００７４】
第３実施の形態
図３を参照して本発明の差動増幅回路の第３実施の形態について述べる。
図３に図解した差動増幅回路１Ｂは複数の入力信号を効率よく差動増幅する回路を示す。
【００７５】
図３に図解した差動増幅回路１Ａは、図２の差動信号増幅部１０に対応する差動信号増幅部１０1 、図２の出力増幅回路部１２Ａに対応する第１の出力増幅回路部１１1 と第２の出力増幅回路部１３の合成回路、図２の出力バッファ回路部１４に対応する出力バッファ回路部１４1 を有しており、上述した図２に図解した差動増幅回路１Ａと全く同じである。図解の関係で、第１の出力増幅回路部１１1 と第２の出力増幅回路部１３とに分離しているが、これらの合成回路は、図２の出力増幅回路部１２Ａと全く同じである。第２の出力増幅回路部１３は、複数の信号増幅に共用する。
【００７６】
以上から、差動信号増幅部１０1 、第１の出力増幅回路部１１1 と第２の出力増幅回路部１３の合成回路、出力バッファ回路部１４1 は、図２を参照して述べた差動増幅回路１Ａと全く同じ動作をし、トランジスタＱ4 のベースおよびトランジスタＱ5 のベースに入力された第１の入力信号ＩＮ1 を差動増幅して出力バッファ回路部１４1 から出力する。 この回路の動作および特徴は、図２を参照して述べた差動増幅回路１Ａの特徴および効果と同様である。
【００７７】
図３に図解した差動増幅回路１Ｂは、２以上の入力信号を差動増幅するための回路であり、第２の入力信号ＩＮ2 は、差動信号増幅部１０1 と全く同じ回路構成の差動信号増幅部１０2 、出力増幅回路部１１1 と全く同じ回路構成の出力増幅回路部１１2 、および、出力バッファ回路部１４1 と全く同じ構成の出力バッファ回路部１４2 を有している。したがって、第２の入力信号ＩＮ2 も第１の入力信号ＩＮ1 と同様に差動増幅されて出力バッファ回路部１４2 から出力される。
【００７８】
図３に図解した差動増幅回路１Ｂは、第２の出力増幅回路部１３が複数の差動信号増幅部１０x （Ｘは１〜ｎ）および第１の出力増幅回路部１１x に共用できるので、複数の入力信号を差動増幅する場合、回路構成が実質的に簡単になり、効率がよい。
【００７９】
本発明の好適実施の形態について上述したが、本発明の差動増幅回路の実施に際しては上述した回路構成には限定されず、当業者は本発明の技術思想の範囲内で種々改変することができる。
【００８０】
【発明の効果】
本発明の差動増幅回路は、広いダイナミックレンジを維持しつつ、かつ、高周波特性を維持しつつ、オフセットの影響を少なくすることができる。
また、本発明の差動増幅回路においては、その差動増幅回路を構成するトランジスタの電流増幅率が変動した場合でも（ばらついた場合でも）オフセット電圧を所定の範囲に制限できる。
【図面の簡単な説明】
【図１】図１は本発明の第１の実施形態の差動増幅回路の回路図である。
【図２】図２は本発明の第２の実施形態の差動増幅回路の回路図である。
【図３】図３は本発明の第３の実施形態の差動増幅回路の回路図である。
【図４】図４は本発明の背景技術としての差動増幅回路の回路図である。
【符号の説明】
１，１Ａ・・差動増幅回路
１０・・差動信号増幅部
１０２・・カレントミラー型の第１の電流源
Ｑ1,Ｑ2 ・・ＰＮＰ型バイポーラトランジスタ
１０４・・差動対トランジスタ回路部
Ｑ4,Ｑ5 ・・ＮＰＮ型バイポーラトランジスタ
１０６・・第２の電流源
Ｑ3 ・・ＮＰＮ型バイポーラトランジスタ
１２・・出力増幅回路部
１２２・・出力増幅用トランジスタ（Ｑ6 ）
１２４・・カレントミラー型の第３の電流源
Ｑ7,Ｑ8 ・・ＮＰＮ型バイポーラトランジスタ
Ｑ12・・ＮＰＮ型バイポーラトランジスタ
１２６・・カレントミラー型の第４の電流源
Ｑ9,Ｑ10・・ＰＮＰ型バイポーラトランジスタ
Ｑ13・・ＮＰＮ型バイポーラトランジスタ
Ｒ1 ，Ｒ2 ・・分圧抵抗器
１２８・・第５の電流源
Ｑ11・・ＮＰＮ型バイポーラトランジスタ
１４・・出力バッファ回路部
ＢＵＦ・・バッファ回路
Claims (4)
- 制御端子に差動信号が入力される第１及び第２のトランジスタを含む差動増幅部と、
上記第１及び第２のトランジスタにそれぞれ電流を供給する第３及び第４のトランジスタを含むカレントミラー型の第１の電流源と、
上記第１及び第２のトランジスタに電流を供給するための第２の電流源と、
上記差動増幅部の差動増幅信号を増幅して出力する出力増幅部と、
上記出力増幅部に電流を供給するための第５及び第６のトランジスタを含むカレントミラー型の第３の電流源と、
上記第３の電流源に電流を供給するための第７及び第８のトランジスタを含むカレントミラー型の第４の電流源と、
上記第４の電流源に電流を供給するための第５の電流源と、
を有し、
上記第１の電流源と上記差動増幅部と上記第２の電流源とが第１の電源ラインと第２の電源ラインとの間に直列に接続されており、
上記第２の電流源が、制御端子に制御電圧が入力される第９のトランジスタを含み、
上記出力増幅部が、制御端子に上記差動増幅信号が入力される第１０のトランジスタを含み、
上記第３の電流源が、上記第５のトランジスタの制御端子と上記第６のトランジスタの制御端子との接続中点と上記第１の電源ラインとの間に接続されている第１２のトランジスタを含み、
上記第５の電流源が、制御端子に上記制御電圧が入力される第１１のトランジスタと、上記第４の電流源と上記第１１のトランジスタとの間に接続されている第１３のトランジスタと、上記第１の電源ラインと上記第２の電源ラインとの間に直列に接続されており、その接続中点から上記第１３のトランジスタの制御端子に電圧を供給する第１及び第２の抵抗素子とを含む、
差動増幅回路。 - 上記第１０のトランジスタの電流駆動能力が上記第１及び第２のトランジスタの約２倍である請求項１に記載の差動増幅回路。
- 上記第１、第２、第５、第６、第９及び第１１のトランジスタがＮＰＮ型のバイポーラトランジスタであり、
上記第３、第４、第７、第８、及び第１０のトランジスタがＰＮＰ型のバイポーラトランジスタであり、
上記第１の電源ラインに電源電圧が供給されており、
上記第２の電源ラインに接地電位が供給されている、
請求項１又は２に記載の差動増幅回路。 - 制御端子に差動信号が入力される第１４及び第１５のトランジスタを含む第２の差動増幅部と、
上記第１４及び第１５のトランジスタにそれぞれ電流を供給する第１６及び第１７のトランジスタを含むカレントミラー型の第６の電流源と、
上記第１４及び第１５のトランジスタに電流を供給するための第７の電流源と、
上記第２の差動増幅部の差動増幅信号を増幅して出力する第の第２の出力増幅部と、
を更に有し、
上記第３の電流源が、上記第２の出力増幅部に電流を供給する第１６のトランジスタを更に含み、当該第１６のトランジスタと上記第６のトランジスタとでカレントミラー回路が構成される、
請求項 1 乃至 3 の何れかに記載の差動増幅回路。
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