JPH0487407A

JPH0487407A - バッファ回路

Info

Publication number: JPH0487407A
Application number: JP20265990A
Authority: JP
Inventors: Hidekazu Ishii; 英一石井
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-07-31
Filing date: 1990-07-31
Publication date: 1992-03-19

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、Ｉｃ化されたバッファ回路に関し、特に、低
歪でかつ素子数の少ないバッファ回路に関する。

従来の技術従来よりＩＣ内で用いられるバッファ回路としてエミッ
タフォロワが広く用いられている。またさらに、バッフ
ァ回路として入力インピーダンスを大きくしたいときに
はダーリントン接続したエミッタフォロワが用いられて
いた。

第３図に従来のバッファ回路の一例を示し、図面をもと
に説明を行う。

コレクタ接地形式でダーリントン接続された第１、第２
のトランジスタの第１のトランジスタＱｌｌのベースを
入力ＰＩＮとし、第２のトランジスタＱ１２のエミッタ
も出力Ｐｏ１ｌ↑として電流源Ｉｔに接続し、出力Ｐ。

ｌＪＴは容量Ｃ１を介して負荷ｚＬに接続されている。

本構成によるバッファ回路の入力ＰＩＮにおける電圧Ｖ
ＩＮと出力ｐｏｕｔにおける電圧ＶＯＬＩ７の間にはＶ
ＯＬＩＴ＝ＶＩＮ　　ＶＢＥＱＩＩ　　ＶＢＥＱ１２　
　＝＝＝＝＝・（１）なる関係を有する。

発明が解決しようとする課題しかしながら、エミ・ツタフォロワがダーリントン接続
されたエミッタフォロワは負荷のインピーダンスが十分
に高くないと歪が大きくなる欠点があった。

また、入出力間の動作点電位の差が大きくなる欠点があ
った。

すなわち前記（１）式においてペースエミッタ間電圧Ｖ
ＢＥＱＩ　、ＶＢＥＱ２がよく知られているようにトラ
ンジスタＱ２に流れる電流に依存し、この電流（定を流
源ＩＥと負荷に流れる電流の和）のうち、負荷に流れる
電流が信号振幅に依存して変化するために、負荷が重い
と歪が増大する。

また、通常ペースエミッタ間電圧ＶＢ□。１．ＶＢＥＱ
□はそれぞれ約０．７　Ｖあるので、入出力間の動作点
電位の差は約１．４　Ｖとなっている。

本発明は従来の上記実情に鑑みて成されたものであり、
従って本発明の目的は、従来の技術に内在する上記諸欠
点を解消し、定歪の新規なバッファ回路を提供すること
にある。

課題分解法するための手段上記目的を達成する為に、本発明に係るバッファ回路は
、導電形式の異なる第１、第２のエミッタフォロワトラ
ンジスタを継続接続し、出力側のエミッタフォロワトラ
ンジスタのベース電流に比例した電流を入力側のエミッ
タフォロワトランジスタに流す手段を備えて構成される
。

実施例次に本発明をその好ましい各実施例について図面を参照
しながら具体的に説明する。

第１図は本発明によるバッファ回路の第１の実施例を示
す回路構成図である。

第１図において、コレクタ接地形式の第１のＰＮＰトラ
ンジスタＱ１のベースは入力端子ＰＩＮに、エミッタは
第２のＮＰＮ　）ランジスタＱ２のベースとカレントミ
ラー回路Ｃの出力端子へ接続されている。第２のＮＰＮ
　トランジスタＱ２のコレクタは第３のＮＰＮ　）ラン
ジスタＱ３のエミ・ツタへ接続され、第３のＮＰＮ　）
ランジスタＱ３のベースはカレントミラー回路Ｃの入力
端子へ接続され、第３のＮＰＮｌ−ランジスタＱ３のコ
レクタは第１の基準電位である電源ラインＶＣＣへ接続
されている。第１のＰＮＰ　）ランシタのコレクタは第
２の基準電位であるＧＮＤへ接続され、第２のＮＰＮ　
）ランシタのエミッタは出力端子Ｐ。吋と電流源ＩＥへ
接続されている。

出力端子Ｐ。ＵＴには結合コンデンサＣ１を介して負荷
ＺＬが接続されている。

又、カレントミラー回路Ｃは入力電流に対し２倍の出力
電流が流れるように電流比が設定されている。

本発明によるバッファ回路は以上述べたような構成にな
っているために、第３のＮＰＮ　トランジスタＱ３には
第２のＮＰＮ　）ランジスタＱ２と同じ電流が流れてい
る。

したがって、第３のＮＰＮ　）ランジスタＱ３のベース
電流は第２のＮＰＮトランジスタＱ２のベース電流と等
しくなっている。よって、カレントミラー回路Ｃの出力
からは第２のＮＰＮ　）ランジスタＱ２のベース電流の
２倍の電流が流れ、この電流が第２のＮＰＮ　）−ラン
ジスタＱ２のベースと第１のＰＮＰ　）−ランジスタＱ
１のエミッタに分流されるために、第１のＰＮＰトラン
ジスタＱ１には第２のＮＰＮトランジスタＱ２のベース
電流と等しい電流が流れる。

次に、入力電圧ＶＩＮと出力電圧ＶＯＵＴの関係を説明
する。

ＶＯＵＴ　＝ＶＩＮ　＋ＶＢＥＱＩ　　ＶＢＥＱ２　　
　・・＝（２）（２）式に（３＞、（４）式を代入して
ｑ　　　　　　ｌ５Ｑ１．　　ｈｐｔＱ２ここで、ｋ：
ボルツマン定数Ｔ：絶対温度ｑ：を子の電荷ｌ５ＱＩ　：第１のＰＮＰ　）ランジスタの飽和を流ＩＳＱ□：第２のＮＰＮ　）ランジスタの飽和電流ｈｐ＋：ｏ２：第２のＮＰＮトランジスタの電流増幅率ＶＢＥＱＩ　：第１のＰＮＰ　トランジスタのベース・
エミッタ閲電圧ｖＩｌｌＦ、Ｑ２：第２ノＮＰＮトランシスタノヘース
・エミッタ間電圧すなわち（５〉式に示されるように、入力電圧ＶＩＮに
対し出力電圧ＶＯＬＩ↑は一定の電圧だけずれており、
このずれている大きさは入力電圧ＶＩＮによらず一定で
ある。

又、ずれている大きさも約１００〜２００ｍＶ程度であ
る。

第２図は本発明によるバッファ回路の第２の実施例を示
す回路構成図である。

第２図を参照するに、第１図に示した第１の実施例とは
、第２のＮＰＮ　）ランジスタＱ２のエミッタには出力
端子Ｐ２Ｏ丁を介して負蕎抵抗ＲＬだけが接続されてい
るだけ異なり、他の同様である。

第２図に示された第２の実施例においても（２）〜（５
）式に適用できるので、第１図に示した第１の実施例と
同じ効果を有している。

発明の詳細な説明したように、本発明によるバッファ回路によれば
、入力と出力間の電位差が１００〜２００ｍＶ程度と小
さくしかも一定であるために、定歪であるという効果が
得られる。

第１表に第１図に示した本発明と第３図に示した従来例
での歪率の比較データを示す。第１表より本発明による
バッファ回路が定歪であることが判る。

第１表

【図面の簡単な説明】

第１図は本発明によるバッファ回路の第１の実施例を示
す回路構成図、第２図は本発明によるバッファ回路の第
２の実施例を示す回路構成図、第３図は従来例を示す回
路図である。Ｑｌ、Ｑ２、Ｑ３、Ｑｌｌ　、　Ｑｌ２・・・トランジ
スタ、ＰＩＮ・・・入力端子、ＰＯＬＩ？・・・出力端
子、Ｃ・・・カレントミラー回路、ＶＣＣ・・・電源ラ
イン、ＧＮＤ・・・基準電位点、■ε・・・電流源、Ｃ
１・・・コンデンサ、ＺＬ・・・負荷、ＲＬ・・・負荷
抵抗特許出願人　　日本電気株式会社代　理　人　　弁理士　熊谷　雄太部第１図第３図

Claims

【特許請求の範囲】

半導体集積回路においてコレクタ接地形式の第１のトラ
ンジスタと前記第１のトランジスタと導電形式の異なる
第２、第３のトランジスタとを備え、前記第１のトラン
ジスタのベースを入力とし、前記第１のトランジスタの
エミッタは前記第２のトランジスタのベースとカレント
ミラー回路の出力に接続され、前記第２のトランジスタ
のコレクタはコレクタが基準電位点に接続された前記第
３のトランジスタのエミッタへ接続され、前記、第３の
トランジスタのベースは前記カレントミラー回路の入力
に接続され、前記第２のトランジスタのエミッタを出力
とするバッファ回路。