JP2007267275A - トランジスタ回路 - Google Patents
トランジスタ回路 Download PDFInfo
- Publication number
- JP2007267275A JP2007267275A JP2006092365A JP2006092365A JP2007267275A JP 2007267275 A JP2007267275 A JP 2007267275A JP 2006092365 A JP2006092365 A JP 2006092365A JP 2006092365 A JP2006092365 A JP 2006092365A JP 2007267275 A JP2007267275 A JP 2007267275A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- circuit
- transistors
- current
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Control Of Electrical Variables (AREA)
- Amplifiers (AREA)
Abstract
【課題】低い電源電圧においても使用することができ、温度依存性を低減できるトランジスタ回路を提供する。
【解決手段】直列接続された同じ導電型で同じ構造を有してなる第1トランジスタT1と第3トランジスタT3が、接地電位側を第1トランジスタT1、電源電位側を第3トランジスタT3として、電源電位と接地電位の間に挿入配置され、第1トランジスタT1および第3トランジスタT3と逆の導電型で同じ構造を有してなる第4トランジスタT4と第2トランジスタT2が、接地電位側を第4トランジスタT4、電源電位側を第2トランジスタT2として、直列接続され、第1トランジスタT1の接地側端子と第4トランジスタT4の接地側端子とが、同電位で接続され、第2トランジスタT2の制御端子が、第1トランジスタT1と第3トランジスタT3の接続点Xに、同電位で接続されてなるトランジスタ回路10とする。
【選択図】図1
【解決手段】直列接続された同じ導電型で同じ構造を有してなる第1トランジスタT1と第3トランジスタT3が、接地電位側を第1トランジスタT1、電源電位側を第3トランジスタT3として、電源電位と接地電位の間に挿入配置され、第1トランジスタT1および第3トランジスタT3と逆の導電型で同じ構造を有してなる第4トランジスタT4と第2トランジスタT2が、接地電位側を第4トランジスタT4、電源電位側を第2トランジスタT2として、直列接続され、第1トランジスタT1の接地側端子と第4トランジスタT4の接地側端子とが、同電位で接続され、第2トランジスタT2の制御端子が、第1トランジスタT1と第3トランジスタT3の接続点Xに、同電位で接続されてなるトランジスタ回路10とする。
【選択図】図1
Description
本発明は、トランジスタ素子を用いたトランジスタ回路に関するもので、特に温度依存性を低減したトランジスタ回路に関する。
トランジスタ素子を用いたトランジスタ回路は、例えば特開平5−35351号公報(特許文献1)に開示されている定電流回路等、種々の電気回路に利用されている。一般的に、トランジスタ素子の素子特性には温度依存性があるため、それを用いたトランジスタ回路の回路特性も、構成要素であるトランジスタを介して、少なからず温度変化による影響を受ける。
このトランジスタ回路における温度依存性の問題を、具体的な例で説明する。
図10(a)は、従来の定電流回路を簡略化して示した基本的なトランジスタ回路90の回路図であり、図10(b)は、(a)の基本的な回路をより具体化したトランジスタ回路91の回路図である。
図10(a)は、従来の定電流回路を簡略化して示した基本的なトランジスタ回路90の回路図であり、図10(b)は、(a)の基本的な回路をより具体化したトランジスタ回路91の回路図である。
図10(a)に示すトランジスタ回路90では、直列接続されたPNP型バイポーラトランジスタT1と抵抗R9が、接地電位側をトランジスタT1、電源電位側を抵抗R9として、電源電位VCCと接地電位の間に挿入配置されている。また、抵抗R1とNPN型バイポーラトランジスタT2が、接地電位側を抵抗R1、電源電位側をトランジスタT2として、直列接続されている。さらに、トランジスタT2の制御端子(ベース)は、トランジスタT1と抵抗R9の接続点Xに、同電位で接続されている。トランジスタ回路90では、トランジスタT1の制御端子(ベース)に(基準)電圧Vrefを入力して、抵抗R1を流れる電流IR1(従ってトランジスタT2のコレクタ電流IC2)を(基準)出力電流Iref(=IR1=IC2)として取り出す。
図10(b)に示すトランジスタ回路91では、トランジスタT2と電源電位VCC1の間にカレントミラー回路C1が挿入されており、カレントミラー回路C1を介して、抵抗R1を流れる電流IR1が、基準電流Iref(=IR1=IC2)として取り出される。尚、図10(b)のトランジスタ回路91には、一般的な5V以下の電源電圧VCCを用いることができる。
図10(a),(b)のトランジスタ回路90,91では、トランジスタT1,T2の電流増幅率を無限大として、トランジスタT1のベース・エミッタ間電圧をVBE1、トランジスタT2のベース・エミッタ間電圧をVBE2、抵抗R1の抵抗値をR1とした時、上記出力電流Irefと入力電圧Vrefの間に次の関係が成り立っている。
ここで、2つのトランジスタT1,T2のベース・エミッタ間電圧VBE1,VBE2に温度依存性がなく、これらの値が一致(VBE1=VBE2)するようにトランジスタ回路90,91を設計すると、理想的な以下の定電流回路の関係が成り立つ。
次に、トランジスタ回路90,91の温度依存性を考慮する。2つのトランジスタT1,T2のコレクタ電流Icは、ベース・エミッタ間電圧をVBE、単位電荷をq、ボルツマン定数をk、絶対温度をTとした時、次の式で表される。
数式3における係数ICSは、製造のプロセスに依存する定数である。2つのトランジスタT1,T2は、それぞれPNP型とNPN型であり、導電型が異なっている。従って、数式2における定数ICSも、PNP型バイポーラトランジスタT1とNPN型バイポーラトランジスタT2で異なった値ICSP,ICSNをとる。
数式3より、各トランジスタT1,T2に対応するベース・エミッタ間電圧VBE1,VBE2は、次式により表される。
数式3より、各トランジスタT1,T2に対応するベース・エミッタ間電圧VBE1,VBE2は、次式により表される。
2つのトランジスタT1,T2に対応する定数値ICSP,ICSNは異なった値をとるため、たとえ各トランジスタT1,T2に流れる電流値IC1,IC2が一致(IC1=IC2)するように設計しても、数式4と数式5より、2つのトランジスタT1,T2に対応するベース・エミッタ間電圧VBE1,VBE2は異なった温度依存性を示す。一般的には、製造のプロセス条件を制御して2つのトランジスタT1,T2に対応する定数ICSP,ICSNを一致させ、ベース・エミッタ間電圧VBE1,VBE2の温度依存性を揃えることは困難である。別の見方をすれば、所定温度で2つのトランジスタT1,T2のベース・エミッタ間電圧VBE1,VBE2が一致するように各トランジスタT1,T2に流れる電流値IC1,IC2を設計しても、温度が変化すると、各トランジスタT1,T2のベース・エミッタ間電圧は異なった値となってしまう。
図11は、従来の別の定電流回路(トランジスタ回路)92の回路図である。
図11に示す定電流回路92は、2個のNPN型バイポーラトランジスタT11,T12、抵抗R11〜R13、ツェナーダイオードZD、および2組のカレントミラー回路C11,C12で構成されている。
図11に示す定電流回路92は、2個のNPN型バイポーラトランジスタT11,T12、抵抗R11〜R13、ツェナーダイオードZD、および2組のカレントミラー回路C11,C12で構成されている。
図11の定電流回路92では、ツェナーダイオードZDの正の温度特性を利用して、前述した図10(a),(b)の定電流回路90,91における基準電流Irefの温度依存の問題を改善している。一方、図11の定電流回路92では、ツェナーダイオードZDを用いるために、6V以上の電源電圧VCChが必要である。従って、図11の定電流回路92は、図10(b)の定電流回路91のように、一般的に用いられる5V以下の電源電圧VCCでは使用することができない。
そこで本発明は、トランジスタ素子を用いたトランジスタ回路であって、低い電源電圧においても使用することができ、温度依存性を低減できるトランジスタ回路を提供することを目的としている。
請求項1に記載のトランジスタ回路は、直列接続された同じ導電型で同じ構造を有してなる第1トランジスタと第3トランジスタが、接地電位側を第1トランジスタ、電源電位側を第3トランジスタとして、電源電位と接地電位の間に挿入配置され、前記第1トランジスタおよび第3トランジスタと逆の導電型で同じ構造を有してなる第4トランジスタと第2トランジスタが、接地電位側を第4トランジスタ、前記電源電位側を第2トランジスタとして、直列接続され、前記第1トランジスタの接地側端子と前記第4トランジスタの接地側端子とが、同電位で接続され、前記第2トランジスタの制御端子が、前記第1トランジスタと第3トランジスタの接続点に、同電位で接続されてなることを特徴としている。
上記トランジスタ回路は、電源電位と接地電位の間に直列接続された第1トランジスタと第3トランジスタが挿入配置されているだけであり、一般的に利用される5V以下の低い電源電圧においても使用することができる。
また、上記トランジスタ回路では、4個のトランジスタのうち、異なる導電型の一方の組(例えば第1トランジスタと第2トランジスタ)を基準電流あるいは基準電圧を得るための回路素子として利用し、異なる導電型のもう一方のトランジスタの組(例えば第3トランジスタと第4トランジスタ)を、温度変化を抑制するための回路素子として利用することができる。すなわち、第3トランジスタと第4トランジスタの制御端子の電圧を適宜設定し、第1トランジスタと第2トランジスタの温度特性をキャンセルするようにして、全体として、基準電流あるいは基準電圧の温度依存性を抑制することができる。
以上のようにして、上記トランジスタ回路は、トランジスタ素子を用いたトランジスタ回路であって、低い電源電圧においても使用することができ、温度依存性を低減できるトランジスタ回路とすることができる。
上記トランジスタ回路は、例えば請求項2に記載のように、前記第4トランジスタに、抵抗が並列接続され、前記第3トランジスタと第4トランジスタの制御電圧が、等しく設定されてなるように構成することができる。これによって、上記トランジスタ回路においては、第4トランジスタに並列接続された抵抗に流れる電流の温度依存性を抑制することができる。
請求項3に記載のように、前記トランジスタ回路は、定電流回路とすることができ、前記第2トランジスタの制御端子を入力端子とし、前記抵抗を流れる電流と等しい値の電流を、カレントミラー回路を用いて、出力電流として取り出すことができる。
この定電流回路は、前述したように、低い電源電圧においても使用することができ、出力電流(基準電流)の温度依存性を低減した定電流回路とすることができる。
この定電流回路は、前述したように、低い電源電圧においても使用することができ、出力電流(基準電流)の温度依存性を低減した定電流回路とすることができる。
一方、請求項4に記載のように、上記トランジスタ回路は、電圧バッファ回路とすることもでき、前記第2トランジスタの制御端子を入力端子とし、出力電圧を、前記第4トランジスタと第2トランジスタの接続点から取り出すこともできる。
この電圧バッファ回路についても、前述したように4個のトランジスタのうち異なる導電型の一方の組を、基準電圧を得るための回路素子として利用し、異なる導電型のもう一方のトランジスタの組を、温度変化を抑制するための回路素子として利用する。これによって、低い電源電圧においても使用することができ、出力電圧の温度依存性を低減した電圧バッファ回路とすることができる。
この電圧バッファ回路についても、前述したように4個のトランジスタのうち異なる導電型の一方の組を、基準電圧を得るための回路素子として利用し、異なる導電型のもう一方のトランジスタの組を、温度変化を抑制するための回路素子として利用する。これによって、低い電源電圧においても使用することができ、出力電圧の温度依存性を低減した電圧バッファ回路とすることができる。
上記トランジスタ回路は、例えば請求項5に記載のように、前記トランジスタが、いずれも、バイポーラトランジスタであるように構成することができる。この場合には、請求項6に記載のように、前記第1トランジスタと第3トランジスタが、PNP型バイポーラトランジスタであり、前記第2トランジスタと第4トランジスタが、NPN型バイポーラトランジスタであることが好ましい。これによれば、接地電位に近い側で基準電流あるいは基準電圧を取り出すことができるため、電源電位の変動の影響を受け難くすることができる。
上記トランジスタ回路は、例えば請求項7に記載のように、前記トランジスタが、いずれも、MOSトランジスタであるように構成することもできる。この場合にも、電源電位の変動の影響を受け難くするためには、請求項8に記載のように、前記第1トランジスタと第3トランジスタが、Pチャネル型MOSトランジスタであり、前記第2トランジスタと第4トランジスタが、Nチャネル型MOSトランジスタであることが好ましい。
上記トランジスタ回路は、例えば請求項9に記載のように、前記第3トランジスタと前記第4トランジスタの制御電位が、それぞれ、接地電位と電源電位の間に直列接続されたダイオードと抵抗の接続点から供給されるように構成することができる。
以下、本発明を実施するための最良の形態を、図に基づいて説明する。
図1(a)は、本発明のトランジスタ回路の基本的な構成を示す図で、トランジスタ回路10の回路図であり、図1(b)は、図1(a)の基本的な回路をより具体化した例で、トランジスタ回路(定電流回路)11の回路図である。尚、図1(a),(b)に示すトランジスタ回路10,11において、図10(a)に示したトランジスタ回路90と同様の部分については、同じ符号を付した。図1(b)のトランジスタ回路11は、図1(a)のトランジスタ回路10の第4トランジスタT4に、電圧−電流変換を行うための抵抗R2が並列接続された構成となっている。
図1(a)は、本発明のトランジスタ回路の基本的な構成を示す図で、トランジスタ回路10の回路図であり、図1(b)は、図1(a)の基本的な回路をより具体化した例で、トランジスタ回路(定電流回路)11の回路図である。尚、図1(a),(b)に示すトランジスタ回路10,11において、図10(a)に示したトランジスタ回路90と同様の部分については、同じ符号を付した。図1(b)のトランジスタ回路11は、図1(a)のトランジスタ回路10の第4トランジスタT4に、電圧−電流変換を行うための抵抗R2が並列接続された構成となっている。
図1(a)に示すトランジスタ回路10では、直列接続された同じPNP導電型で同じ構造を有してなるトランジスタT1とトランジスタT3が、接地電位側をトランジスタT1、電源電位側をトランジスタT3として、電源電位VCCと接地電位の間に挿入配置されている。また、トランジスタT1,T3と逆のNPN導電型で同じ構造を有してなるトランジスタT4とトランジスタT2が、接地電位側をトランジスタT4、電源電位側をトランジスタT2として、直列接続されている。上記構成は、別の言い方をすれば、バイポーラトランジスタT1,T2のエミッタ側に、それぞれ、同じ導電型のバイポーラトランジスタT3,T4が接続された構成である。さらに、トランジスタ回路10では、トランジスタT1の接地側端子(コレクタ端子)とトランジスタT4の接地側端子(エミッタ端子)とが、同電位で接続されている。また、トランジスタT2の制御端子(ベース端子)が、トランジスタT1とトランジスタT3の接続点Xに、同電位で接続されている。
図1(a)に示すトランジスタ回路10は、電源電位VCCと接地電位の間に直列接続されたトランジスタT1とトランジスタT3が挿入配置されているだけであり、一般的に利用される5V以下の低い電源電圧においても使用することができる。
また、図1(a)のトランジスタ回路10では、後述するように、4個のトランジスタT1〜T4のうち、異なる導電型の一方の組(例えばトランジスタT1とトランジスタT2)を、基準電流あるいは基準電圧を得るための回路素子として利用し、異なる導電型のもう一方のトランジスタの組(例えばトランジスタT3とトランジスタT4)を、温度変化を抑制するための回路素子として利用することができる。すなわち、トランジスタT3とトランジスタT4の制御端子(ベース端子)の電圧VB3,VB4を適宜設定し、トランジスタT1とトランジスタT2の温度特性をキャンセルするようにして、全体として、基準電流あるいは基準電圧の温度依存性を抑制することができる。
次に、上記トランジスタ回路10における温度依存性の抑制作用を、図1(b)に示すトランジスタ回路11を用いて、具体的に説明する。
図1(b)のトランジスタ回路11において、各トランジスタT1〜T4のコレクタ電流をIC1〜IC4,抵抗R2を流れる電流をIrefとする。ここで、トランジスタT1とトランジスタT3およびトランジスタT2とトランジスタT4は、それぞれ直列接続されているため、IC1=IC3,IC2=IC4+Irefの関係が成り立っている。
また、前述した数式4と同様にして、トランジスタT1,T3において、ベース・エミッタ間電圧VBEとコレクタ電流および温度Tの間には、次の関係が成り立つ。
である。ここで、前述したようにIC1=IC3であり、トランジスタT1,T3は同じPNP型の構造で製造プロセスも同じであるため、数式8と数式9は共通の定数ICSPを持っている。従って、VBE1=VBE3であり、温度による変分ΔVBE1,ΔVBE3も一致して、
となる。
一方、トランジスタT2,T4については、
である。ここで、IC2=IC4+Irefであるが、数式11と数式12のベース・エミッタ間電圧VBE2,VBE4にはそれらの対数が乗じられるため、温度による変分ΔVBE1,ΔVBE3もほぼ一致して、
となる。
次に、図1(b)のトランジスタ回路11においては、トランジスタT3とトランジスタT4の制御電圧である制御端子(ベース端子)にかかる電圧VB3,VB4を任意に設定できるため、
となるように設定する。このとき、数式9と数式12における右辺の対数の括弧内が等しくなるため、温度による変分ΔVBE3,ΔVBE4も一致して、
となる。尚、数式14の関係は、電位間の関係VB3=VCC−VBE3=VCC−VBE4=VCC−VB4と同等である。
次に、図1(b)のトランジスタ回路11において、抵抗R2を流れる電流をIrefの温度依存性を考察する。
図1(b)のトランジスタ回路11では、図10(a),(b)のトランジスタ回路90,91と同様に、抵抗R2の抵抗値をR2とした時、上記出力電流Irefと入力電圧Vrefの間に次の関係が成り立っている。
図1(b)のトランジスタ回路11では、図10(a),(b)のトランジスタ回路90,91と同様に、抵抗R2の抵抗値をR2とした時、上記出力電流Irefと入力電圧Vrefの間に次の関係が成り立っている。
すなわち、図1(b)のトランジスタ回路11では、トランジスタT1に入力される電圧Vrefは、トランジスタT1でアップレベルシフトされ、接続点Xの電位(従ってトランジスタT2のベース電位)は、トランジスタT1のベース・エミッタ間電圧VBE1だけ高くなって、Vref+VBE1となる。次に、接続点Yの電位(従って抵抗R2にかかる電圧VR2)は、トランジスタT2でダウンレベルシフトされ、トランジスタT2のベース・エミッタ間電圧VBE2だけ低くなって、Vref+VBE1−VBE2となる。接続点Yの電位は、抵抗R2にかかる電圧VR2であり、これより、抵抗R2を流れる電流Irefは、数式16で与えられる。数式16は、接続点Yの電位(抵抗R2にかかる電圧VR2)を抵抗R2で電圧・電流変換することによって、出力電流Irefを発生させていることを意味している。
ここで、従来の図10(a),(b)のトランジスタ回路90,91では、一般的にトランジスタT1,T2のベース・エミッタ間電圧の温度変分ΔVBE1,ΔVBE2に数式6の関係が成り立つため、ΔIref≠0で、出力電流Irefが温度変化した。一方、図1(b)のトランジスタ回路11では、数式10,13、15の関係が成り立っている。従って、
となり、出力電流Irefの温度変化を抑制することができる。
以上のようにして、図1(b)のトランジスタ回路11は、トランジスタ素子T1〜T4を用いたトランジスタ回路であって、低い電源電圧においても使用することができ、温度依存性を低減したトランジスタ回路となっている。また、トランジスタ回路11は、定電流回路となっており、トランジスタT2の制御端子を入力端子とし、抵抗R2を流れる電流Irefと等しい値の電流を、次に示すようにカレントミラー回路を用いて、出力電流として取り出すことができる。
図2(a),(b)は、図1(b)のトランジスタ回路(定電流回路)11をより具体化した例で、それぞれ、トランジスタ回路(定電流回路)12,13の回路図である。尚、図2(a),(b)に示すトランジスタ回路12,13において、図1(b)に示したトランジスタ回路11と同様の部分については、同じ符号を付した。
図2(a)のトランジスタ回路12は、図1(b)のトランジスタ回路11に対して、抵抗R2を流れる電流IR2の抽出回路を追加した構成となっている。図2(a)のトランジスタ回路12におけるトランジスタT5,T6の組は、カレントミラー回路の構成を持っており、各トランジスタT5,T6にはIC4+IR2の電流が流れる。同様に、トランジスタT8,T9の組もカレントミラー回路の構成を持っており、各トランジスタT8,T9にIC4+IR2−IC7の電流が流れる。さらに、トランジスタT4,T7の組もカレントミラー回路の構成であるため、各トランジスタT4,T7に流れる電流は等しく、IC4=IC7となる。従って、トランジスタT9を介して取り出される出力電流Irefは、Iref=IC9=IR2となり、抵抗R2を流れる電流IR2と等しい値の電流が取り出される。尚、前述したように、抵抗R2を流れる電流IR2は温度依存性が低減されているため、トランジスタT9を介して取り出される出力電流Irefの温度依存性も低減されている。
図2(b)のトランジスタ回路13は、図2(a)のトランジスタ回路12に対して、トランジスタT3,T4の制御電位であるベース電位VB3,VB4の発生回路を追加した構成となっている。図2(b)のトランジスタ回路13では、トランジスタT3,T4のベース電位VB3,VB4が、それぞれ、接地電位と電源電位VCC間に直列接続されたダイオードD1,D2と抵抗R3,R4の接続点A,Bから供給されるように構成されている。トランジスタ回路13におけるダイオードD1,D2と抵抗R3,R4の各値は、トランジスタT3,T4のベース電位VB3,VB4が前述したVB3=VCC−VB4の関係を満たすように設定される。尚、トランジスタT3,T4のベース電位VB3,VB4がVB3=VCC−VB4の関係を満足していれば、トランジスタ回路13におけるダイオードD1,D2と抵抗R3,R4を別の能動素子や受動素子で置き換えることもできる。
次に、図2(b)に示すトランジスタ回路13の回路特性のシミュレーション結果を、図10(b)に示す従来のトランジスタ回路91の回路特性と比較して示す。
図3〜図5は、出力電流Irefの温度依存性を評価した結果で、いずれのグラフにおいても、(a)が図10(b)の従来のトランジスタ回路91に対するシミュレーション結果であり、(b)が図2(b)のトランジスタ回路13に対するシミュレーション結果である。尚、トランジスタ回路91のシミュレーションでは、基準とする電源電圧Vccを5Vとし、基準とする抵抗R1,R9の抵抗値をそれぞれ10.5kΩ,50kΩとしている。また、トランジスタ回路13のシミュレーションでは、基準とする電源電圧Vccを5Vとし、基準とする抵抗R2,R3,R4の抵抗値をそれぞれ9kΩ,200kΩ,200kΩとしている。
図3〜図5は、出力電流Irefの温度依存性を評価した結果で、いずれのグラフにおいても、(a)が図10(b)の従来のトランジスタ回路91に対するシミュレーション結果であり、(b)が図2(b)のトランジスタ回路13に対するシミュレーション結果である。尚、トランジスタ回路91のシミュレーションでは、基準とする電源電圧Vccを5Vとし、基準とする抵抗R1,R9の抵抗値をそれぞれ10.5kΩ,50kΩとしている。また、トランジスタ回路13のシミュレーションでは、基準とする電源電圧Vccを5Vとし、基準とする抵抗R2,R3,R4の抵抗値をそれぞれ9kΩ,200kΩ,200kΩとしている。
図3(a),(b)は、トランジスタ回路91とトランジスタ回路13における各抵抗R1,R9とR2〜R4が、それぞれ上記基準値にある場合について、出力電流Irefの温度依存性をシミュレートした結果である。尚、図3(a),(b)では、トランジスタの製造ばらつきを考慮して、トランジスタ回路91とトランジスタ回路13にある全てのトランジスタに関して、電流増幅率hfeが所定の基準値にある場合(*1.0)および基準値の0.5倍(*0.5)と2.0倍(*2.0)にある場合のシミュレーション結果、および数式3〜5,8,9,11,12にある定数ICS(ICSP,ICSN)が所定の基準値にある場合(*1.0)および基準値の0.5倍(*0.5)と2.0倍(*2.0)にある場合のシミュレーション結果を同時に示している。
図3(a)と図3(b)の結果より、トランジスタの電流増幅率hfeと定数ICS(ICSP,ICSN)がいずれの値にある場合においても、トランジスタ回路91では出力電流が大きく温度に依存するのに対し、トランジスタ回路13では出力電流の温度依存性が低減されている。従って、トランジスタ回路13は、トランジスタ回路91に較べて温度依存性が低減されることにより、各トランジスタの製造ばらつきに対しても回路特性のばらつきを低減できる回路となっている。
図4(a),(b)と図5(a),(b)のシミュレーションでは、図3(a),(b)のシミュレーションに対して、トランジスタ回路91とトランジスタ回路13における各抵抗R1,R9とR2〜R4の製造ばらつきを考慮している。図4(a),(b)は、トランジスタ回路91とトランジスタ回路13にある全ての抵抗の抵抗値が所定の基準値の0.7倍にある場合のシミュレーション結果である。図5(a),(b)は、トランジスタ回路91とトランジスタ回路13にある全ての抵抗の抵抗値が所定の基準値の1.3倍にある場合のシミュレーション結果である。尚、図4(a),(b)と図5(a),(b)においても、トランジスタの製造ばらつきを考慮して、電流増幅率hfeが所定の基準値にある場合(*1.0)および基準値の0.5倍(*0.5)と2.0倍(*2.0)にある場合のシミュレーション結果を同時に示している。
図4(a),(b)と図5(a),(b)についても、図3(a),(b)と同様の結果が得られ、トランジスタの電流増幅率hfeと定数ICS(ICSP,ICSN)がいずれの値にある場合においても、トランジスタ回路91では出力電流が大きく温度に依存するのに対し、トランジスタ回路13では出力電流の温度依存性が低減されている。従って、トランジスタ回路13は、トランジスタ回路91に較べて温度依存性が低減されることにより、各抵抗の製造ばらつきに対しても回路特性のばらつきを低減できる回路となっている。尚、図3〜5を比較してわかるように、トランジスタ回路91とトランジスタ回路13における各抵抗の抵抗値が所定の基準値からずれると出力電流の絶対値も所定の設計値からずれてしまうが、トランジスタ回路13における出力電流の絶対値は、例えば抵抗R2のトリミングにより調整可能である。
図6(a),(b)は、出力電流Irefの電源電圧依存性を評価した結果で、(a)が図10(b)の従来のトランジスタ回路91に対するシミュレーション結果であり、(b)が図2(b)のトランジスタ回路13に対するシミュレーション結果である。尚、図6(a),(b)では、トランジスタ回路91とトランジスタ回路13における各抵抗R1,R9とR2〜R4をそれぞれの基準値とし、電流増幅率hfeが所定の基準値にある場合(*1.0)および基準値の0.5倍(*0.5)と2.0倍(*2.0)にある場合のシミュレーション結果を同時に示している。
図6(a),(b)の結果より、トランジスタ回路91とトランジスタ回路13の出力電流は類似した電源電圧依存性を示しているが、トランジスタ回路13では各トランジスタの製造ばらつきに対する影響が小さいため、出力電流の絶対値の広がりがトランジスタ回路91に較べて小さくなっている。
図7(a)〜(c)は、図2(b)のトランジスタ回路13について、それぞれ電源電圧VCCが4.5V,5.0V,5.5Vである場合の出力電流Irefの温度依存性をまとめた結果である。
各電源電圧に対する図7(a)〜(c)の結果は、いずれも類似した温度特性となっており、トランジスタ回路13の出力電流Irefは、電源電圧が変動してもほとんど影響ないことがわかる。
以上のようにして、図2(b)に示すトランジスタ回路13は、トランジスタ素子を用いた定電流回路であって、低い電源電圧においても使用することができ、出力電流(基準電流)の温度依存性を低減できるとともに、各トランジスタや抵抗の製造ばらつきや電源電圧変動の影響を受け難いトランジスタ回路となっていることがわかる。
以上、図1(b)〜図7ではトランジスタ回路11〜13を定電流回路として利用する場合の例を示したが、図1(a)に示した基本的なトランジスタ回路10は、電圧バッファ回路とすることもできる。図8は、その一例で、トランジスタ回路(電圧バッファ回路)21の回路図である。尚、図8に示すトランジスタ回路21において、図1(a)に示したトランジスタ回路10と同様の部分については、同じ符号を付した。
図8のトランジスタ回路21は、トランジスタT1の制御端子を基準電圧Vrefinの入力端子とし、出力電圧Vrefoutを、トランジスタT4とトランジスタT2の接続点Yから取り出す構成となっている。このトランジスタ回路(電圧バッファ回路)12についても、上記したトランジスタ回路(定電流回路)11〜13と同様に、4個のトランジスタT1〜T4のうち異なる導電型の一方の組(トランジスタT1,T2)を、基準電圧を得るための回路素子として利用し、異なる導電型のもう一方のトランジスタの組(トランジスタT3,T4)を、温度変化を抑制するための回路素子として利用する。これによって、上記トランジスタ回路(定電流回路)11〜13の場合と同様にして、出力電圧Vrefoutの温度依存性を抑制できることは言うまでもない。従って、図8のトランジスタ回路21は、低い電源電圧においても使用することができ、出力電圧の温度依存性を低減した電圧バッファ回路とすることができる。尚、図8のトランジスタ回路21は、簡易的な電圧バッファとして利用できるものの、駆動力が低いため、電源としてではなく、信号や電源ラインの分離等に好適である。また、オペアンプを用いないので、コンパクトできる特徴がある。
図9に示すトランジスタ回路22は、図8のトランジスタ回路21における各バイポーラトランジスタT1〜T4をMOSトランジスタMT1〜MT4に置き換えたトランジスタ回路である。このトランジスタ回路22も、図8のトランジスタ回路21と同様に、4個のトランジスタMT1〜MT4のうち異なる導電型の一方の組(トランジスタMT1,MT2)を、基準電圧を得るための回路素子として利用し、異なる導電型のもう一方のトランジスタの組(トランジスタMT3,MT4)を、温度変化を抑制するための回路素子として利用する。これによって、上記トランジスタ回路(電圧バッファ回路)21の場合と同様にして、出力電圧Vrefoutの温度依存性を抑制できることは言うまでもない。尚、前述したトランジスタ回路(定電流回路)11〜13についても、各バイポーラトランジスタT1〜T4をそれぞれ図9に示すMOSトランジスタMT1〜MT4で置き換えた場合、前述した効果と同様の効果を得ることができる。
また、バイポーラトランジスタT1〜T4で構成された図1,2に示すトランジスタ回路10〜13と図8に示すトランジスタ回路21では、いずれも、トランジスタT1とトランジスタT3が、PNP型バイポーラトランジスタであり、トランジスタT2とトランジスタT4が、NPN型バイポーラトランジスタである。これによって、接地電位に近い側で基準電流Irefあるいは基準電圧Vrefoutを取り出すことができるため、電源電位VCCの変動の影響を受け難くなっている。しかしながら、これに限らず、バイポーラトランジスタT1〜T4の導電型を全て逆転した構成として、電源電位に近い側で基準電流Irefあるいは基準電圧Vrefoutを取り出すようにしてもよい。
同様に、MOSトランジスタMT1〜MT4で構成された図9に示すトランジスタ回路22では、MOSトランジスタMT1とMOSトランジスタMT3が、Pチャネル型MOSトランジスタであり、MOSトランジスタMT2とMOSトランジスタMT4が、Nチャネル型MOSトランジスタである。これによって、接地電位に近い側で基準電流Irefあるいは基準電圧Vrefoutを取り出すことができるため、電源電位VCCの変動の影響を受け難くなっている。しかしながら、これに限らず、MOSトランジスタMT1〜MT4の導電型を全て逆転した構成として、電源電位に近い側で基準電流Irefあるいは基準電圧Vrefoutを取り出すようにしてもよい。
以上のようにして、上記したトランジスタ回路は、いずれも、トランジスタ素子を用いたトランジスタ回路であって、低い電源電圧においても使用することができ、温度依存性を低減できるトランジスタ回路となっている。
10〜13,21,22,90〜92 トランジスタ回路
T1,T3 PNP型バイポーラトランジスタ
T2,T4 NPN型バイポーラトランジスタ
MT1,MT3 Pチャネル型MOSトランジスタ
MT2,MT4 Nチャネル型MOSトランジスタ
R1,R2 抵抗
X,Y 接続点
T1,T3 PNP型バイポーラトランジスタ
T2,T4 NPN型バイポーラトランジスタ
MT1,MT3 Pチャネル型MOSトランジスタ
MT2,MT4 Nチャネル型MOSトランジスタ
R1,R2 抵抗
X,Y 接続点
Claims (9)
- 直列接続された同じ導電型で同じ構造を有してなる第1トランジスタと第3トランジスタが、接地電位側を第1トランジスタ、電源電位側を第3トランジスタとして、電源電位と接地電位の間に挿入配置され、
前記第1トランジスタおよび第3トランジスタと逆の導電型で同じ構造を有してなる第4トランジスタと第2トランジスタが、接地電位側を第4トランジスタ、前記電源電位側を第2トランジスタとして、直列接続され、
前記第1トランジスタの接地側端子と前記第4トランジスタの接地側端子とが、同電位で接続され、
前記第2トランジスタの制御端子が、前記第1トランジスタと第3トランジスタの接続点に、同電位で接続されてなることを特徴とするトランジスタ回路。 - 前記第4トランジスタに、抵抗が並列接続され、
前記第3トランジスタと第4トランジスタの制御電圧が、等しく設定されてなることを特徴とする請求項1に記載のトランジスタ回路。 - 前記トランジスタ回路が、定電流回路であり、
前記第2トランジスタの制御端子を入力端子とし、
前記抵抗を流れる電流と等しい値の電流が、カレントミラー回路を用いて、出力電流として取り出されることを特徴とする請求項2に記載のトランジスタ回路。 - 前記トランジスタ回路が、電圧バッファ回路であり、
前記第2トランジスタの制御端子を入力端子とし、
出力電圧が、前記第4トランジスタと第2トランジスタの接続点から取り出されることを特徴とする請求項1に記載のトランジスタ回路。 - 前記トランジスタが、いずれも、バイポーラトランジスタであることを特徴とする請求項1乃至4のいずれか一項に記載のトランジスタ回路。
- 前記第1トランジスタと第3トランジスタが、PNP型バイポーラトランジスタであり、
前記第2トランジスタと第4トランジスタが、NPN型バイポーラトランジスタであることを特徴とする請求項5に記載のトランジスタ回路。 - 前記トランジスタが、いずれも、MOSトランジスタであることを特徴とする請求項1乃至4のいずれか一項に記載のトランジスタ回路。
- 前記第1トランジスタと第3トランジスタが、Pチャネル型MOSトランジスタであり、
前記第2トランジスタと第4トランジスタが、Nチャネル型MOSトランジスタであることを特徴とする請求項7に記載のトランジスタ回路。 - 前記第3トランジスタと前記第4トランジスタの制御電位が、それぞれ、接地電位と電源電位の間に直列接続されたダイオードと抵抗の接続点から供給されてなることを特徴とする請求項6または8に記載のトランジスタ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006092365A JP2007267275A (ja) | 2006-03-29 | 2006-03-29 | トランジスタ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006092365A JP2007267275A (ja) | 2006-03-29 | 2006-03-29 | トランジスタ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007267275A true JP2007267275A (ja) | 2007-10-11 |
Family
ID=38639778
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006092365A Pending JP2007267275A (ja) | 2006-03-29 | 2006-03-29 | トランジスタ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2007267275A (ja) |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58168311A (ja) * | 1982-03-30 | 1983-10-04 | Toshiba Corp | 組み合わせエミツタフオロワ回路 |
JPH02301206A (ja) * | 1989-05-15 | 1990-12-13 | Hitachi Ltd | 電流増幅器 |
JPH03283907A (ja) * | 1990-03-30 | 1991-12-13 | Nec Corp | 電圧フォロワ回路 |
JPH0487407A (ja) * | 1990-07-31 | 1992-03-19 | Nec Corp | バッファ回路 |
US5245222A (en) * | 1992-02-28 | 1993-09-14 | Sgs-Thomson Microelectronics, Inc. | Method and apparatus for buffering electrical signals |
JPH07154168A (ja) * | 1993-11-30 | 1995-06-16 | Toshiba Corp | バッファ回路 |
US5623230A (en) * | 1995-09-07 | 1997-04-22 | Lucent Technologies Inc. | Low-offset, buffer amplifier |
JPH09181539A (ja) * | 1995-12-25 | 1997-07-11 | Matsushita Electric Ind Co Ltd | バッファ回路 |
-
2006
- 2006-03-29 JP JP2006092365A patent/JP2007267275A/ja active Pending
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58168311A (ja) * | 1982-03-30 | 1983-10-04 | Toshiba Corp | 組み合わせエミツタフオロワ回路 |
JPH02301206A (ja) * | 1989-05-15 | 1990-12-13 | Hitachi Ltd | 電流増幅器 |
JPH03283907A (ja) * | 1990-03-30 | 1991-12-13 | Nec Corp | 電圧フォロワ回路 |
JPH0487407A (ja) * | 1990-07-31 | 1992-03-19 | Nec Corp | バッファ回路 |
US5245222A (en) * | 1992-02-28 | 1993-09-14 | Sgs-Thomson Microelectronics, Inc. | Method and apparatus for buffering electrical signals |
JPH07154168A (ja) * | 1993-11-30 | 1995-06-16 | Toshiba Corp | バッファ回路 |
US5623230A (en) * | 1995-09-07 | 1997-04-22 | Lucent Technologies Inc. | Low-offset, buffer amplifier |
JPH09181539A (ja) * | 1995-12-25 | 1997-07-11 | Matsushita Electric Ind Co Ltd | バッファ回路 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9092044B2 (en) | Low voltage, low power bandgap circuit | |
JP4817825B2 (ja) | 基準電圧発生回路 | |
US7078958B2 (en) | CMOS bandgap reference with low voltage operation | |
US5982201A (en) | Low voltage current mirror and CTAT current source and method | |
TWI464556B (zh) | 帶隙基準電壓電路 | |
JP5085238B2 (ja) | 基準電圧回路 | |
US6384586B1 (en) | Regulated low-voltage generation circuit | |
US20050237045A1 (en) | Bandgap reference circuits | |
JP2008108009A (ja) | 基準電圧発生回路 | |
US20060038608A1 (en) | Band-gap circuit | |
JP2007133533A (ja) | 基準電圧生成回路 | |
US9489004B2 (en) | Bandgap reference voltage generator circuits | |
KR102544302B1 (ko) | 밴드갭 레퍼런스 회로 | |
EP3021189B1 (en) | Voltage reference source and method for generating a reference voltage | |
JP2008271503A (ja) | 参照電流回路 | |
JP2009251877A (ja) | 基準電圧回路 | |
JP2016212476A (ja) | バンドギャップリファレンス回路 | |
KR101443178B1 (ko) | 전압제어회로 | |
JP6864516B2 (ja) | レギュレータ回路 | |
US20120153997A1 (en) | Circuit for Generating a Reference Voltage Under a Low Power Supply Voltage | |
JP3349047B2 (ja) | 定電圧回路 | |
JP4677735B2 (ja) | 定電流源回路 | |
JP2007267275A (ja) | トランジスタ回路 | |
JPH0962389A (ja) | 定電圧源回路 | |
JP4029757B2 (ja) | ヒステリシス付コンパレータ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080407 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100419 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100427 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20100907 |