JP2016212476A - バンドギャップリファレンス回路 - Google Patents

Abstract

【課題】ＰＳＲＲ（Power Supply Rejection Ratio）を改善したバンドキャップリファレンス（ＢＧＲ）回路を実現する【解決手段】ＢＧＲ回路１０は、第１回路１１と、第２回路１２と、第３回路１３と、第１〜第３回路１１，１２，１３に電流を供給する駆動回路１４と、バイアス回路１００により構成されている。駆動回路１４は、ＰＭＯＳトランジスタを用いたバイアス電流回路１４ａを有している。バイアス電流回路１４ａのＰＭＯＳトランジスタとバイアス回路１００のＰＭＯＳトランジスタとでカレントミラー回路を構成することで、第３回路１３に定電流を供給している。【選択図】図１

Description

本発明は、バンドギャップリファレンス回路（ＢＧＲ（Band Gap Reference）回路）に関するものであり、従来のバンドギャップリファレンス回路よりもＰＳＲＲ（Power Supply Rejection Ratio：電源電圧変動除去比）に優れるように工夫したものである。

バンドギャップリファレンス回路は、温度や電源電圧が変動しても、安定して一定電圧（基準電圧）を出力する回路として知られている。
図４は、従来のバンドギャップリファレンス回路（基準電圧発生回路）を示す（特開平０５−００２４３３号公報：基準電圧発生回路）。
図４に示す従来回路は、ＮＰＮバイポーラトランジスタであるＱ１〜Ｑ４、抵抗であるＲ１〜Ｒ４とＲＣ１、高電位電源ＶＣＣ、低電位電源ＶＥＥ及び出力端子ＶＣＳから構成される。
次に図４の回路の接続関係を説明する。

バイポーラトランジスタＱ１は、コレクタとベースとが接続された、いわゆるダイオード接続構成となっている。バイポーラトランジスタＱ１は、そのエミッタが低電位電源ＶＥＥに接続され、そのコレクタが抵抗Ｒ１を介して出力端子ＶＣＳに接続されている。

バイポーラトランジスタＱ２のベースは、バイポーラトランジスタＱ１のベースに接続されている。バイポーラトランジスタＱ２のエミッタは、抵抗Ｒ２を介して低電位電源ＶＥＥに接続されている。バイポーラトランジスタＱ２のコレクタは、抵抗Ｒ３を介して出力端子ＶＣＳに接続されると共に、バイポーラトランジスタＱ３のベースおよび抵抗Ｒ４を介して低電位電源ＶＥＥに接続されている。

バイポーラトランジスタＱ３のコレクタは、バイポーラトランジスタＱ４のベースに接続され、エミッタが低電位電源ＶＥＥに接続されている。

バイポーラトランジスタＱ４のコレクタは、高電位電源ＶＣＣに接続され、ベースを抵抗ＲＣ１を介して高電位電源ＶＣＣに接続されている。バイポーラトランジスタＱ４のエミッタは、抵抗Ｒ１を介してバイポーラトランジスタＱ１に電流を供給し、抵抗Ｒ３を介してバイポーラトランジスタＱ２に電流を供給すると共に、出力端子ＶＣＳに接続されている。

抵抗ＲＣ１は、バイアス電流を供給しており、その一端が高電位電源ＶＣＣに接続され、他端がバイポーラトランジスタＱ３に電流を供給している。

バイポーラトランジスタＱ１のベース−エミッタ電圧（以下、ベース−エミッタ電圧をVbe電圧と略す。）をVbe_Q1、バイポーラトランジスタＱ２のVbe電圧をVbe_Q2、Vbe_Q1とVbe_Q2との差電圧をΔVbeとする。
また、バイポーラトランジスタＱ１のエミッタ電流をIQ1、バイポーラトランジスタＱ２のエミッタ電流をIQ2とすると、
VCS =（1+R3/R4）×Vbe_Q3+（R3/R2）×ΔＶbe
＝（1+R3/R4）×Vbe_Q3+（R3/R2）×（k×T/q）×（ln（n×IQ1/IQ2））
となる。
但し、ｋはボルツマン定数、Ｔは絶対温度、ｑは電子の電荷、nはＱ１のエミッタ面積に対するＱ２のエミッタ面積の比である。

Vbe_Q3の温度係数は負、ΔVbeの温度係数は正であるので、ｎの数に応じてＲ２、Ｒ３、Ｒ４の抵抗値を調整すれば、電位ＶＣＳの温度係数をほぼ零にすることができる。これがバンドギャップリファレンス回路の基本的な原理である。

特開平０５−００２４３３号公報

しかし、図４に示す従来回路の欠点は、高電位電源ＶＣＣが変動した際、出力端子ＶＣＳの電位が変動してしまうことである。

前記式によると、ＶＣＳ電位は、Vbe_Q3を基準としており、
バイポーラトランジスタＱ３のエミッタ電流をIQ3とすると、
Vbe_Q3 =（k×T/q）×（ln（IQ3/Is3））
となる。
但し、Is3はトランジスタＱ３の飽和電流である。
これにより、IQ3は電源電圧に依存しない電流とする必要がある。

図３（ａ）（ｂ）に従来回路のおける高電位電源ＶＣＣを変動させた際のＶＣＳ電圧とＩＱ３の変化量を示す。ＶＣＣ電圧が増加するに従い、ＩＱ３が増加し、それとともにＶＣＳ電圧も増加している。

バンドギャップリファレンス回路は、定電流回路の制御電圧に使用されるため、ＶＣＳ電圧がＶＣＣ電圧に依存すると、定電流性が損なわれてしまう。
したがって、高電位電源ＶＣＣの変動に対し、ＶＣＳ電位の変動が少ないバンドギャップリファレンス回路の実現が望まれていた。

本発明は、上記状況に鑑み、ＰＳＲＲ（電源電圧変動除去比）を改善したバンドギャップリファレンス回路を提供することを目的とする。

上記課題を解決する本発明は、
コレクタとベースが接続されると共にエミッタが低電位電源に接続された第１のバイポーラトランジスタと、前記第１のバイポーラトランジスタのコレクタに接続された第１の抵抗を備えた第１回路と、
ベースが前記第１のバイポーラトランジスタのベースに接続された第２のバイポーラトランジスタと、一端が前記第２のバイポーラトランジスタのエミッタに接続され他端が前記低電位電源に接続された第２の抵抗と、前記第２のバイポーラトランジスタのコレクタに接続された第３の抵抗と、一端が前記第２のバイポーラトランジスタのコレクタに接続され他端が前記低電位電源に接続された第４の抵抗を備えた第２回路と、
ベースが前記第２のバイポーラトランジスタのコレクタに接続されると共にエミッタが前記低電位電源に接続された第３のバイポーラトランジスタを備えた第３回路と、
前記第３の抵抗の反トランジスタ側端子に接続された出力端子と、
前記第１回路と前記第２回路と前記第３回路に電流を供給する駆動回路と、
を有するバンドギャップリファレンス回路において、
前記駆動回路は、
コレクタが高電位電源に接続されると共に、エミッタを通じて前記第１の抵抗の反トランジスタ側端子と前記第３の抵抗の反トランジスタ側端子に電流を供給するバイポーラトランジスタである駆動トランジスタと、バイアス電流回路とで構成されており、
前記バイアス電流回路は、一端が前記高電位電源に接続され他端が前記第３のバイポーラトランジスタのコレクタに接続されると共に前記駆動トランジスタのベースに接続されたＰＭＯＳトランジスタを備えることを特徴とする。

また本発明は、
前記ＰＭＯＳトランジスタは、バイアス回路に組み込まれてバイアス電流を生成するペアＰＭＯＳトランジスタと共に、カレントミラー回路を構成していることを特徴とする。

また本発明は、
前記バイアス回路は、コレクタが前記ペアＰＭＯＳトランジスタに接続された第５のバイポーラトランジスタと、一端が第５のバイポーラトランジスタのエミッタに接続され他端が前記低電位電源に接続された第５の抵抗と、ベースが前記第５のバイポーラトランジスタのベースに接続されると共にコレクタとベースが接続された第６のバイポーラトランジスタと、一端が前記第６のバイポーラトランジスタのコレクタに接続され他端が前記高電位電源に接続された第６の抵抗と、コレクタが前記第６のバイポーラトランジスタのエミッタに接続されると共にコレクタとベースが接続され、エミッタが前記低電位電源に接続された前記第７のバイポーラトランジスタを有していることを特徴とする。

本発明では、駆動回路に備えるバイアス電流回路にＰＭＯＳトランジスタを用いることにより、ＰＳＲＲ（Power Supply Rejection Ratio）を改善したバンドキャップリファレンス回路を実現することができる。

本発明の実施例１に係るバンドギャップリファレンス回路を示す回路図である。 ＰＳＲＲシミュレーション結果を示す特性図であり、（ａ）は従来回路の特性図、（ｂ）は実施例１の特性図である。 電源電圧とＶＣＳ電圧との関係、及び、電源電圧とΔＩＱ３との関係を示す特性図であり、（ａ），（ｂ）は従来回路の特性図、（ｃ），（ｄ）は実施例１の特性図である。 従来技術に係るバンドギャップリファレンス回路を示す回路図である。

以下、本発明に係るバンドギャップリファレンス回路を、実施例に基づき詳細に説明する。

［実施例１］
図１は本発明の実施例１に係るバンドギャップリファレンス（ＢＧＲ）回路１０を示す。
このバンドギャップリファレンス回路１０は、第１回路１１と、第２回路１２と、第３回路１３と、駆動回路１４と、バイアス回路１００を有している。また、駆動回路１４は、ＰＭＯＳトランジスタを用いたバイアス電流回路１４ａを有している。
詳細は後述するが、第１〜第３回路１１，１２，１３は、図４に示す従来技術のものと同等の機能を果たすものである。
図４に示した従来のＢＧＲ回路は、実施例１のＢＧＲ回路のバイアス電流回路に相当する回路として抵抗ＲＣ１を用いていたため、ＶＣＣ電圧の変動によりトランジスタＱ３を流れる電流が変化してしまい、ＰＳＲＲが劣化してしまっていた。そこで、実施例１のＢＧＲ回路１０では、かかる課題を改善するため、抵抗ＲＣ１の代わりにＰＭＯＳトランジスタを用いて、バイアス電流回路１４ａを構成するようにしたものである。

第１回路１１は、抵抗Ｒ１とトランジスタＱ１とを直列接続して構成されている。
トランジスタＱ１は、コレクタとベースとが接続された、いわゆるダイオード接続構成となっている。トランジスタＱ１は、そのエミッタが低電位電源ＶＥＥに接続され、そのコレクタが抵抗Ｒ１に接続されている。
抵抗Ｒ１は、トランジスタＱ１に接続されている端子と反対側の端子（以降、このように、トランジスタに接続されている端子と反対側の端子を「反トランジスタ側端子」と称する）が、出力端子ＶＣＳに接続されている。

第２回路１２では、トランジスタＱ２と抵抗Ｒ２が直列接続されている。つまり、トランジスタＱ２のエミッタに抵抗Ｒ２の一端が接続され、抵抗Ｒ２の他端が低電位電源ＶＥＥに接続されている。
一端が低電位電源ＶＥＥに接続されている抵抗Ｒ４は、直列接続されたトランジスタＱ２と抵抗Ｒ２に対して、並列接続されている。
抵抗Ｒ３は、一端がトランジスタＱ２のコレクタと抵抗Ｒ４に接続されており、他端（反トランジスタ側端子）が出力端子ＶＣＳに接続されている。
トランジスタＱ２のベースは、第１回路１１のトランジスタＱ１のベースに接続されている。

第３回路１３はトランジスタＱ３により構成されている。トランジスタＱ３は、そのエミッタが低電位電源ＶＥＥに接続され、そのコレクタが駆動回路１４に接続されている。またトランジスタＱ３のベースは、トランジスタＱ２のコレクタと、抵抗Ｒ３，Ｒ４に接続されている。
トランジスタＱ３のベース−エミッタ電圧Vbe_Q3は、抵抗Ｒ３を介して、出力端子ＶＣＳに印加される。

駆動回路１４は、駆動トランジスタＱ４とバイアス電流回路１４ａより構成されている。駆動トランジスタＱ４は、そのコレクタが高電位電源ＶＣＣに接続され、そのエミッタが出力端子ＶＣＳと抵抗Ｒ１，Ｒ３の反トランジスタ側端子に接続されている。

駆動回路１４のバイアス電流回路１４ａは、直列接続されたＰＭＯＳトランジスタＭ１，Ｍ３で構成されている。ＰＭＯＳトランジスタＭ１のソースが高電位電源ＶＣＣに接続される。ＰＭＯＳトランジスタＭ１のドレインとＰＭＯＳトランジスタＭ３のソースが接続される。ＰＭＯＳトランジスタＭ３のドレインが第３回路１３のトランジスタＱ３のコレクタに接続されると共に、駆動トランジスタＱ４のベースに接続されている。

さらに、バイアス電流回路１４ａのＰＭＯＳトランジスタＭ１，Ｍ３は、後述するバイアス回路１００のＰＭＯＳトランジスタＭ２，Ｍ４と組み合わされてカレントミラー回路を構成するようになっている。したがって、カスコード接続されたＰＭＯＳトランジスタＭ１，Ｍ３は定電流回路となり、高電位電源ＶＣＣの電圧が変動しても、トランジスタＱ３には定電流が流れ、ＰＳＲＲが向上する。

次にバイアス回路１００について説明する。バイアス回路１００は、抵抗Ｒ６とトランジスタＱ６とトランジスタＱ７を直列接続した第１系統と、ＰＭＯＳトランジスタＭ２とＰＭＯＳトランジスタＭ４とトランジスタＱ５と抵抗Ｒ５を直列接続した第２系統を有している。第１系統も第２系統も、高電位電源ＶＣＣと低電位電源ＶＥＥ間に接続されている。
また、トランジスタＱ６及びトランジスタＱ７では、コレクタとベースとが接続されており、トランジスタＱ６のベースとトランジスタＱ５のベースが接続されている。

第２系統においては、ＰＭＯＳトランジスタＭ２は、そのドレインとゲートが接続されるとともに、ＰＭＯＳトランジスタＭ２のゲートは、バイアス電流回路１４ａのＰＭＯＳトランジスタＭ１のゲートに接続されている。ＰＭＯＳトランジスタＭ４は、そのドレインとゲートが接続されるとともに、ＰＭＯＳトランジスタＭ４のゲートは、バイアス電流回路１４ａのＰＭＯＳトランジスタＭ３のゲートに接続されている。
このため、ＰＭＯＳトランジスタＭ２，Ｍ４とＰＭＯＳトランジスタＭ１，Ｍ３によりカレントミラー回路が構成されている。

バイアス回路１００のトランジスタＱ５のベースにはトランジスタＱ６とＱ７のベース・エミッタ電圧による定電圧が供給される。このような構成であるため、バイアス回路１００のＰＭＯＳトランジスタＭ２，Ｍ４にバイアス電流（一定電流）が流れ、カレントミラー効果により、バイアス電流回路１４ａのＰＭＯＳトランジスタＭ１，Ｍ３にも一定電流が流れる。このため、高電位電源ＶＣＣの電圧が変動しても、トランジスタＱ３には定電流が流れ、ＰＳＲＲが向上する。

［実施例１の変形例］
実施例１では、バイアス電流回路１４ａ側のＰＭＯＳトランジスタＭ１，Ｍ３と、バイアス回路１００側のＰＭＯＳトランジスタＭ２，Ｍ４により、カレントミラー回路を構成しているが、ＰＭＯＳトランジスタＭ３，Ｍ４を無くし、バイアス電流回路１４ａ側のＰＭＯＳトランジスタＭ１と、バイアス回路１００側のＰＭＯＳトランジスタＭ２により、カレントミラー回路を構成するようにしてもよい。
なおＰＭＯＳトランジスタＭ１，Ｍ２のみならず、ＰＭＯＳトランジスタＭ３，Ｍ４を用いてカレントミラー回路を構成すれば、定電流性がよくなり、耐圧が向上するというメリットがある。

図２は、従来のバンドギャップリファレンス回路と実施例１のバンドギャップリファレンス回路１０におけるＰＳＲＲ特性をシミュレーションした結果である。１kHz〜１０MHzまでの範囲で、２０dB以上の改善がなされている。この結果は図３により説明することができる。

図３はＶＥＥ=０V固定で、ＶＣＣを３．０V〜３．６Vまで変化させた場合のＶＣＳ電位の変化及びバイアス電流IQ3の変化ΔIQ3を調べた結果である。図３（ａ），（ｂ）は従来回路の特性であり、図３（ｃ），（ｄ）は実施例１のバンドギャップリファレンス回路１０の特性である。
カスコード接続のカレントミラーによる定電流源の採用により、バイアス電流の変動が大幅に抑制され、２０dB以上のＰＳＲＲの改善につながっている。

本発明は、バンドギャップリファレンス回路の定電流源回路を改良することにより、ＰＳＲＲ（Power Supply Rejection Ratio：電源電圧変動除去比）の高い基準電圧発生回路として広く利用することができる。

１０ バンドギャップリファレンス（ＢＧＲ）回路
１１ 第１回路
１２ 第２回路
１３ 第３回路
１４ 駆動回路
１４ａ バイアス電流回路
Ｑ１〜Ｑ７ バイポーラトランジスタ
Ｍ１〜Ｍ４ ＰＭＯＳトランジスタ
Ｒ１〜Ｒ６、ＲＣ１ 抵抗器
１００ バイアス回路
ＶＣＣ 高電位電源
ＶＥＥ 低電位電源
ＶＣＳ 出力端子の電位

Claims (3)

1. コレクタとベースが接続されると共にエミッタが低電位電源に接続された第１のバイポーラトランジスタと、前記第１のバイポーラトランジスタのコレクタに接続された第１の抵抗を備えた第１回路と、
   ベースが前記第１のバイポーラトランジスタのベースに接続された第２のバイポーラトランジスタと、一端が前記第２のバイポーラトランジスタのエミッタに接続され他端が前記低電位電源に接続された第２の抵抗と、前記第２のバイポーラトランジスタのコレクタに接続された第３の抵抗と、一端が前記第２のバイポーラトランジスタのコレクタに接続され他端が前記低電位電源に接続された第４の抵抗を備えた第２回路と、
   ベースが前記第２のバイポーラトランジスタのコレクタに接続されると共にエミッタが前記低電位電源に接続された第３のバイポーラトランジスタを備えた第３回路と、
   前記第３の抵抗の反トランジスタ側端子に接続された出力端子と、
   前記第１回路と前記第２回路と前記第３回路に電流を供給する駆動回路と、
   を有するバンドギャップリファレンス回路において、
   前記駆動回路は、
   コレクタが高電位電源に接続されると共に、エミッタを通じて前記第１の抵抗の反トランジスタ側端子と前記第３の抵抗の反トランジスタ側端子に電流を供給するバイポーラトランジスタである駆動トランジスタと、バイアス電流回路とで構成されており、
   前記バイアス電流回路は、一端が前記高電位電源に接続され他端が前記第３のバイポーラトランジスタのコレクタに接続されると共に前記駆動トランジスタのベースに接続されたＰＭＯＳトランジスタを備えることを特徴とするバンドギャップリファレンス回路。
2. 前記請求項１において、
   前記ＰＭＯＳトランジスタは、バイアス回路に組み込まれてバイアス電流を生成するペアＰＭＯＳトランジスタと共に、カレントミラー回路を構成していることを特徴とするバンドギャップリファレンス回路。
3. 前記請求項２において、
   前記バイアス回路は、コレクタが前記ペアＰＭＯＳトランジスタに接続された第５のバイポーラトランジスタと、一端が第５のバイポーラトランジスタのエミッタに接続され他端が前記低電位電源に接続された第５の抵抗と、ベースが前記第５のバイポーラトランジスタのベースに接続されると共にコレクタとベースが接続された第６のバイポーラトランジスタと、一端が前記第６のバイポーラトランジスタのコレクタに接続され他端が前記高電位電源に接続された第６の抵抗と、コレクタが前記第６のバイポーラトランジスタのエミッタに接続されると共にコレクタとベースが接続され、エミッタが前記低電位電源に接続された前記第７のバイポーラトランジスタを有していることを特徴とするバンドギャップリファレンス回路。

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