JP2723563B2 - 可変電流源 - Google Patents
可変電流源Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は可変電流源に関し、特に電圧源の電圧変化に
リニアに応答する可変電流源に関する。
リニアに応答する可変電流源に関する。
第２図は従来の可変電流源の接続回路図で、通常、電
圧電流変換（V/I変換）回路として用いられているもの
である。
圧電流変換（V/I変換）回路として用いられているもの
である。
この従来の可変電流源は、一対のPNPトランジスタＱ
11,Q12から成るカレント・ミラー回路を負荷とし、負荷
側から定電流回路１側を最低電位ＶSS端子および最高電
位ＶDD端子にそれぞれ接続した４個のPNPトランジスタ
Ｑ6,Q7,Q8,Q9から成るダーリントン接続の差動増幅器を
主回路とするもので、カレント・ミラー負荷回路からNP
NトランジスタＱ10のベースおよびエミッタを介してPNP
トランジスタＱ9のベース端子に電流を帰還して平衡さ
せ、回路節点Ａに入力端子２に接続された可変電圧源Ｅ
の電位と等しい電位が現われた状態で使用あれる。この
ように回路が平衡した状態では、回路節点Ａの電位ＶA
と入力された可変電圧源Ｅの出力電位とは等電位にある
ので、負荷抵抗ＲにはＩ＝ＶA/Rに相当する電流がNPNト
ランジスタＱ10のエミッタ端子から供給され、電流吸込
端子３からはNPNトランジスタＱ10のコレクタ電流Ｉ
C（＝αＩ、但しαはNPNトランジスタのＱ10のベース接
地電流増幅率）に相当する電流が吸込まれる。従って、
PNPトランジスタＱ9のベースに帰還する電流が負荷抵抗
Ｒに流れる電流に対して無視できる範囲であれば、この
可変電流源は吸込端子３に接がる外部回路に対してすぐ
れた直線性を示す。
11,Q12から成るカレント・ミラー回路を負荷とし、負荷
側から定電流回路１側を最低電位ＶSS端子および最高電
位ＶDD端子にそれぞれ接続した４個のPNPトランジスタ
Ｑ6,Q7,Q8,Q9から成るダーリントン接続の差動増幅器を
主回路とするもので、カレント・ミラー負荷回路からNP
NトランジスタＱ10のベースおよびエミッタを介してPNP
トランジスタＱ9のベース端子に電流を帰還して平衡さ
せ、回路節点Ａに入力端子２に接続された可変電圧源Ｅ
の電位と等しい電位が現われた状態で使用あれる。この
ように回路が平衡した状態では、回路節点Ａの電位ＶA
と入力された可変電圧源Ｅの出力電位とは等電位にある
ので、負荷抵抗ＲにはＩ＝ＶA/Rに相当する電流がNPNト
ランジスタＱ10のエミッタ端子から供給され、電流吸込
端子３からはNPNトランジスタＱ10のコレクタ電流Ｉ
C（＝αＩ、但しαはNPNトランジスタのＱ10のベース接
地電流増幅率）に相当する電流が吸込まれる。従って、
PNPトランジスタＱ9のベースに帰還する電流が負荷抵抗
Ｒに流れる電流に対して無視できる範囲であれば、この
可変電流源は吸込端子３に接がる外部回路に対してすぐ
れた直線性を示す。
しかしながら、上述した従来の可変電流源は、可変電
圧源Ｅの出力電位が最低電位ＶSSのレベルに近くなり、
負荷のカレント・ミラー回路からPNPトランジスタＱ9に
帰還されるベース電流分が抵抗Ｒに供給されるNPNトラ
ンジスタＱ10のエミッタ電流よりも多くなると、NPNト
ランジスタＱ10が出力端子３から吸込む電流値に誤差が
発生し、可変電流源Ｅの変化と出力端子３の吸込み電流
とが相対的にリニアに変化しなくなる欠点がある。
圧源Ｅの出力電位が最低電位ＶSSのレベルに近くなり、
負荷のカレント・ミラー回路からPNPトランジスタＱ9に
帰還されるベース電流分が抵抗Ｒに供給されるNPNトラ
ンジスタＱ10のエミッタ電流よりも多くなると、NPNト
ランジスタＱ10が出力端子３から吸込む電流値に誤差が
発生し、可変電流源Ｅの変化と出力端子３の吸込み電流
とが相対的にリニアに変化しなくなる欠点がある。
本発明の目的は、上記の状況に鑑み、可変電流源が回
路の最低電位レベルに接近したとき生じる従来の入力電
圧対出力電流特性の非直線性を改善した可変電流源を提
供することである。
路の最低電位レベルに接近したとき生じる従来の入力電
圧対出力電流特性の非直線性を改善した可変電流源を提
供することである。
本発明によれば、可変電流源は、カレント・ミラー回
路を負荷とするダーリントン接続の差動増幅器と、前記
差動増幅器のエミッタ共通接続端子と定電流回路の出力
端子との間に挿入され前記定電流回路の出力電流を等分
配してベース出力するエミッタ共通接続の一対のトラン
ジスタから成るトランジスタ回路と、前記トランジスタ
回路のトランジスタの各ベース端子と前記差動増幅器の
ダーリントン入力段および出力段トランジスタのエミッ
タ端子との間にそれぞれ接続挿入され、前記トランジス
タ回路のベース出力電流を該入力段および出力段トラン
ジスタのエミッタに吸込電流としてそれぞれ供給する一
対のカレント・ミラー回路と、前記ダーリントン入力段
トランジスタの入力ベース端子と電源電位の一つとの間
に接続挿入される可変電圧源と、前記差動増幅器のカレ
ント・ミラー負荷回路の出力をダーリントン出力トラン
ジスタのベースに反転帰還せしめる帰還トランジスタ
と、前記帰還トランジスタの出力端子と前記電源電位の
一つとの間に接続挿入される負荷抵抗と、前記帰還トラ
ンジスタの入力端子に接続される電流吸込端子とを備え
ることを含んで構成される。
路を負荷とするダーリントン接続の差動増幅器と、前記
差動増幅器のエミッタ共通接続端子と定電流回路の出力
端子との間に挿入され前記定電流回路の出力電流を等分
配してベース出力するエミッタ共通接続の一対のトラン
ジスタから成るトランジスタ回路と、前記トランジスタ
回路のトランジスタの各ベース端子と前記差動増幅器の
ダーリントン入力段および出力段トランジスタのエミッ
タ端子との間にそれぞれ接続挿入され、前記トランジス
タ回路のベース出力電流を該入力段および出力段トラン
ジスタのエミッタに吸込電流としてそれぞれ供給する一
対のカレント・ミラー回路と、前記ダーリントン入力段
トランジスタの入力ベース端子と電源電位の一つとの間
に接続挿入される可変電圧源と、前記差動増幅器のカレ
ント・ミラー負荷回路の出力をダーリントン出力トラン
ジスタのベースに反転帰還せしめる帰還トランジスタ
と、前記帰還トランジスタの出力端子と前記電源電位の
一つとの間に接続挿入される負荷抵抗と、前記帰還トラ
ンジスタの入力端子に接続される電流吸込端子とを備え
ることを含んで構成される。
以下図面を参照して本発明を詳細に説明する。
第１図は本発明の一実施例を示す可変電流源の接続回
路図である。本実施例によれば、本発明の可変電流源
は、負荷を一対のPNPトランジスタＱ11,Q12から成るカ
レント・ミラー回路で構成する従来（第２図）と全く同
一回路構成の４個のPNPトランジスタＱ6,Q7,Q8,Q9から
成るダーリントン接続の差動増幅器と、エミッタおよび
コレクタをそれぞれ共通接続し一方のエミッタ共通接続
端子を定電流回路１の出力端子に、また、他方のコレク
タ共通接続端子を差動増幅器の差動接続されたPNPトラ
ンジスタＱ7,Q8のエミッタ共通接続端子にそれぞれ接続
して、定電流回路１からの分配電流を互いのベース端子
からそれぞれ等しく出力する一対のPNPトランジスタＱ
16,Q17からなるトランジスタ回路と、この一対のPNPト
ランジスタＱ16,Q17のベースをそれぞれ固定バイアスす
るPNPトランジスタＱ14,Q15およびバイアス電源Ｅ0と、
このバイアスPNPトランジスタＱ14,Q15のコレクタ端子
および差動増幅器の差動接続されたPNPトランジスタ
Ｑ7,Q8のベース端子との間にそれぞれ接続挿入され、ダ
ーリントン入力段および出力段のPNPトランジスタＱ6お
よびＱ9のエミッタ端子にトランジスタ回路からの分配
電流をそれぞれ吸込み電流として供給する一対のPNPト
ランジスタＱ18,Q19およびＱ20,Q21から成る２つのカレ
ント・ミラー回路と、ダーリントン入力段のPNPトラン
ジスタＱ6のベース入力端子２と最低電位ＶSS端子との
間に接続される可変電圧源Ｅと、差動増幅器のカレント
・ミラー負荷回路の出力をダーリントン出力段のPNPト
ランジスタＱ9のベース端子にそのベース，エミッタを
介して反転帰還するNPNトランジスタＱ10と、このNPN帰
還トランジスタＱ10のエミッタ端子と最低電位ＶSS端子
との間に接続挿入される負荷抵抗Ｒと、同じくこのNPN
帰還トランジスタＱ10とインバーテッド・ダーリントン
接続を構成しエミッタ端子を電流吸込端子３に接続する
PNPトランジスタＱ22とを含む。
路図である。本実施例によれば、本発明の可変電流源
は、負荷を一対のPNPトランジスタＱ11,Q12から成るカ
レント・ミラー回路で構成する従来（第２図）と全く同
一回路構成の４個のPNPトランジスタＱ6,Q7,Q8,Q9から
成るダーリントン接続の差動増幅器と、エミッタおよび
コレクタをそれぞれ共通接続し一方のエミッタ共通接続
端子を定電流回路１の出力端子に、また、他方のコレク
タ共通接続端子を差動増幅器の差動接続されたPNPトラ
ンジスタＱ7,Q8のエミッタ共通接続端子にそれぞれ接続
して、定電流回路１からの分配電流を互いのベース端子
からそれぞれ等しく出力する一対のPNPトランジスタＱ
16,Q17からなるトランジスタ回路と、この一対のPNPト
ランジスタＱ16,Q17のベースをそれぞれ固定バイアスす
るPNPトランジスタＱ14,Q15およびバイアス電源Ｅ0と、
このバイアスPNPトランジスタＱ14,Q15のコレクタ端子
および差動増幅器の差動接続されたPNPトランジスタ
Ｑ7,Q8のベース端子との間にそれぞれ接続挿入され、ダ
ーリントン入力段および出力段のPNPトランジスタＱ6お
よびＱ9のエミッタ端子にトランジスタ回路からの分配
電流をそれぞれ吸込み電流として供給する一対のPNPト
ランジスタＱ18,Q19およびＱ20,Q21から成る２つのカレ
ント・ミラー回路と、ダーリントン入力段のPNPトラン
ジスタＱ6のベース入力端子２と最低電位ＶSS端子との
間に接続される可変電圧源Ｅと、差動増幅器のカレント
・ミラー負荷回路の出力をダーリントン出力段のPNPト
ランジスタＱ9のベース端子にそのベース，エミッタを
介して反転帰還するNPNトランジスタＱ10と、このNPN帰
還トランジスタＱ10のエミッタ端子と最低電位ＶSS端子
との間に接続挿入される負荷抵抗Ｒと、同じくこのNPN
帰還トランジスタＱ10とインバーテッド・ダーリントン
接続を構成しエミッタ端子を電流吸込端子３に接続する
PNPトランジスタＱ22とを含む。
本実施例によれば、回路が平衡した状態では回路節点
Ａの電位ＶAと入力された可変電圧源Ｅの出力電位とは
従来回路と同じく等電位にある。従って、負荷抵抗Ｒに
は従来と同様にＩ＝ＶA/Rに相当する電流が流れ、吸込
端子３からはPNPトランジスタＱ22のエミッタ電流Ｉ
E（Ｑ22）に相当する電流Ｉ3が吸込まれる。ところで、
定電流回路１が出力する定電流Ｉ0が、PNPトランジスタ
Ｑ16,Q17で2I1に等分配された場合における出力段の各
トランジスタの動作電流を求めるとつぎの通りとなる。
Ａの電位ＶAと入力された可変電圧源Ｅの出力電位とは
従来回路と同じく等電位にある。従って、負荷抵抗Ｒに
は従来と同様にＩ＝ＶA/Rに相当する電流が流れ、吸込
端子３からはPNPトランジスタＱ22のエミッタ電流Ｉ
E（Ｑ22）に相当する電流Ｉ3が吸込まれる。ところで、
定電流回路１が出力する定電流Ｉ0が、PNPトランジスタ
Ｑ16,Q17で2I1に等分配された場合における出力段の各
トランジスタの動作電流を求めるとつぎの通りとなる。
すなわち、 （１） PNPトランジスタＱ8のエミッタ，ベースの各電
流ＩE（Ｑ8）,IB（Ｑ8）は、 ＩE（Ｑ8）＝α（Ｑ17）・Ｉ1 ＩB（Ｑ8）＝ＩE（Ｑ8）／｛１＋β（Ｑ8）｝ ＝α（Ｑ17・Ｉ1／｛１＋β（Ｑ8）｝ （２） PNPトランジスタＱ17のベース電流ＩB（Ｑ17）
は、 ＩB（Ｑ17）＝Ｉ1／｛１＋β（Ｑ17）｝，［∴Ｉ1＝ＩE
（Ｑ17）］ （３） PNPトランジスタＱ15のコレクタ電流Ｉ
C（Ｑ15）＝α（Ｑ15）・Ｉ1／｛１＋β（Ｑ17）｝ 更にカレント・ミラー回路のPNPトランジスタＱ20,Q21
との関係では、 ＩC（Ｑ15）＝ＩE（Ｑ20）＋ＩB（Ｑ21） ＝ＩB（Ｑ20）・｛１＋β（Ｑ20）｝＋ＩB（Ｑ21） 但し、ＩE（Ｑ20）ＩB（Ｑ20）およびＩB（Ｑ21）はそ
れぞれPNPトランジスタＱ20のエミッタ電流，ベース電
流およびPNPトランジスタＱ21のベース電流を示す。こ
こで、ＩB（Ｑ20）＝ＩB（Ｑ21）＝ＩB1，β（Ｑ20）＝
β（Ｑ21）＝β1と置いて、 ＩC（Ｑ15）＝ＩB1（２＋β1） を得る。
流ＩE（Ｑ8）,IB（Ｑ8）は、 ＩE（Ｑ8）＝α（Ｑ17）・Ｉ1 ＩB（Ｑ8）＝ＩE（Ｑ8）／｛１＋β（Ｑ8）｝ ＝α（Ｑ17・Ｉ1／｛１＋β（Ｑ8）｝ （２） PNPトランジスタＱ17のベース電流ＩB（Ｑ17）
は、 ＩB（Ｑ17）＝Ｉ1／｛１＋β（Ｑ17）｝，［∴Ｉ1＝ＩE
（Ｑ17）］ （３） PNPトランジスタＱ15のコレクタ電流Ｉ
C（Ｑ15）＝α（Ｑ15）・Ｉ1／｛１＋β（Ｑ17）｝ 更にカレント・ミラー回路のPNPトランジスタＱ20,Q21
との関係では、 ＩC（Ｑ15）＝ＩE（Ｑ20）＋ＩB（Ｑ21） ＝ＩB（Ｑ20）・｛１＋β（Ｑ20）｝＋ＩB（Ｑ21） 但し、ＩE（Ｑ20）ＩB（Ｑ20）およびＩB（Ｑ21）はそ
れぞれPNPトランジスタＱ20のエミッタ電流，ベース電
流およびPNPトランジスタＱ21のベース電流を示す。こ
こで、ＩB（Ｑ20）＝ＩB（Ｑ21）＝ＩB1，β（Ｑ20）＝
β（Ｑ21）＝β1と置いて、 ＩC（Ｑ15）＝ＩB1（２＋β1） を得る。
（４） 従って、PNPトランジスタＱ21のコレクタ電流
ＩC（Ｑ21）は上記（３）の関係を用いて、 ＩC（Ｑ21）＝ＩB（Ｑ21）・β（Ｑ21） ＝｛ＩC（Ｑ15）／（２＋β1）｝・β1 ＝［β1／（２＋β1）］・ ［α（Ｑ15）・Ｉ1／｛１＋β（Ｑ17）｝］ （５） 最後にPNPトランジスタＱ9のエミッタ，ベース
の各電流は上記の諸関係を綜合して、それぞれ ＩE（Ｑ9）＝ＩB（Ｑ8）−ＩC（Ｑ21） ＝［｛α（Ｑ17）・Ｉ1｝／｛１＋β（Ｑ8）｝］ −［｛α（Ｑ15）・Ｉ1・β1｝／ （２＋β1）・｛１＋β（Ｑ17）｝］ β（Ｑ8）＝β（Ｑ17）＝βと置いて、 ＝｛1/（２＋β1）（１＋β）｝・ ｛α（Ｑ17）・Ｉ1（２＋β1）−α（Ｑ15）・Ｉ1・
β1｝ 更に、α（Ｑ17）＝α（Ｑ15）＝α＝β／（１＋β） と置いて、 ＩE（Ｑ9）＝２αＩ1／（２＋β1）（１＋β） ＝２βＩ1（２＋β1）（１＋β）2 従って、 ＩB（Ｑ9）＝ＩE（Ｑ9）／｛１＋β（Ｑ9）｝ β（Ｑ9）＝βと置いて、 ＩB（Ｑ9）≒2I1／（２＋β1）（１＋β）2） を得る。
ＩC（Ｑ21）は上記（３）の関係を用いて、 ＩC（Ｑ21）＝ＩB（Ｑ21）・β（Ｑ21） ＝｛ＩC（Ｑ15）／（２＋β1）｝・β1 ＝［β1／（２＋β1）］・ ［α（Ｑ15）・Ｉ1／｛１＋β（Ｑ17）｝］ （５） 最後にPNPトランジスタＱ9のエミッタ，ベース
の各電流は上記の諸関係を綜合して、それぞれ ＩE（Ｑ9）＝ＩB（Ｑ8）−ＩC（Ｑ21） ＝［｛α（Ｑ17）・Ｉ1｝／｛１＋β（Ｑ8）｝］ −［｛α（Ｑ15）・Ｉ1・β1｝／ （２＋β1）・｛１＋β（Ｑ17）｝］ β（Ｑ8）＝β（Ｑ17）＝βと置いて、 ＝｛1/（２＋β1）（１＋β）｝・ ｛α（Ｑ17）・Ｉ1（２＋β1）−α（Ｑ15）・Ｉ1・
β1｝ 更に、α（Ｑ17）＝α（Ｑ15）＝α＝β／（１＋β） と置いて、 ＩE（Ｑ9）＝２αＩ1／（２＋β1）（１＋β） ＝２βＩ1（２＋β1）（１＋β）2 従って、 ＩB（Ｑ9）＝ＩE（Ｑ9）／｛１＋β（Ｑ9）｝ β（Ｑ9）＝βと置いて、 ＩB（Ｑ9）≒2I1／（２＋β1）（１＋β）2） を得る。
ここで、具体的な数値β1＝100,β＝50を代入して計算
すると、 ＩB（Ｑ9）＝2I1／（２＋100）（１＋50）2） ＝7.61×10-6Ｉ1、 他方、比較のため従来回路のＩB′（Ｑ9）を計算する
と、 ＩB′（Ｑ9）＝Ｉ1′／｛１＋β（Ｑ8）｝・｛１＋β
（Ｑ9）｝ ＝1.94×10-4Ｉ1′ となる。すなわち、Ｉ1≒Ｉ1′とすると上記実施例にお
けるダーリントン出力段のPNPトランジスタＱ9のベース
電流は従来回路のものより約２桁程小さく、ほとんど無
視できるようになる。従って、回路接点Ａに出力される
トランジスタＱ10,Q22からの電流と負荷抵抗Ｒに流れる
電流Ｉとは可変電圧源Ｅの出力電位の如何にかかわら
ず、常にほぼ等しくなるので可変電圧源Ｅの電位が最低
電位ＶSSに接近したときでも、吸込端子３から負荷抵抗
Ｒに流れる電流Ｉとほぼ比例した電流を吸込むことが可
能となる。
すると、 ＩB（Ｑ9）＝2I1／（２＋100）（１＋50）2） ＝7.61×10-6Ｉ1、 他方、比較のため従来回路のＩB′（Ｑ9）を計算する
と、 ＩB′（Ｑ9）＝Ｉ1′／｛１＋β（Ｑ8）｝・｛１＋β
（Ｑ9）｝ ＝1.94×10-4Ｉ1′ となる。すなわち、Ｉ1≒Ｉ1′とすると上記実施例にお
けるダーリントン出力段のPNPトランジスタＱ9のベース
電流は従来回路のものより約２桁程小さく、ほとんど無
視できるようになる。従って、回路接点Ａに出力される
トランジスタＱ10,Q22からの電流と負荷抵抗Ｒに流れる
電流Ｉとは可変電圧源Ｅの出力電位の如何にかかわら
ず、常にほぼ等しくなるので可変電圧源Ｅの電位が最低
電位ＶSSに接近したときでも、吸込端子３から負荷抵抗
Ｒに流れる電流Ｉとほぼ比例した電流を吸込むことが可
能となる。
以上は出力段の各トランジスタの動作電流について説
明したが入力段についても全く同様のことが成立するの
で、PNPトランジスタＱ6のベース電流Ｉ （Ｑ6）もトラ
ンジスタＱ9と同様に無視することが可能となる。ま
た、上記実施例では、吸込端子３にNPNトランジスタＱ
10とPNPトランジスタＱ22のインバーテッド・ダーリン
トン接続回路が接続されているが、NPNトランジスタに
よるダーリントン接続回路または従来回路と同じく単な
るNPNトランジスタＱ10だけの接続回路であってもよ
い。
明したが入力段についても全く同様のことが成立するの
で、PNPトランジスタＱ6のベース電流Ｉ （Ｑ6）もトラ
ンジスタＱ9と同様に無視することが可能となる。ま
た、上記実施例では、吸込端子３にNPNトランジスタＱ
10とPNPトランジスタＱ22のインバーテッド・ダーリン
トン接続回路が接続されているが、NPNトランジスタに
よるダーリントン接続回路または従来回路と同じく単な
るNPNトランジスタＱ10だけの接続回路であってもよ
い。
以上詳細に説明したように、本発明によれば、ダーリ
ントン入出力段トランジスタのベース電流をそれぞれ無
視出来る回路構成とされるので、これらベース電流によ
る外部吸込電流の変化要因を取除くことが可能である。
従って、従来、可変電圧源の電圧が下がり負荷抵抗に流
れる電流値がダーリントン出力段トランジスタのベース
電流の100倍以下になった場合に生じた可変電圧源の電
圧変化と吸込電流値との間の非直線性を完全に解決する
ことができる。すなわち、本発明によれば、従来のベー
ス電流値を１とした場合、その約1/100を２桁まで下が
ることができ、可変電圧源の電圧変化に対してリニア領
域を２桁改善することができるので、最低電位ＶSSに近
い領域から高電位にわたる広範囲の入力に対し極めて良
好な直線性を示す可変電流源を提供することが可能であ
る。
ントン入出力段トランジスタのベース電流をそれぞれ無
視出来る回路構成とされるので、これらベース電流によ
る外部吸込電流の変化要因を取除くことが可能である。
従って、従来、可変電圧源の電圧が下がり負荷抵抗に流
れる電流値がダーリントン出力段トランジスタのベース
電流の100倍以下になった場合に生じた可変電圧源の電
圧変化と吸込電流値との間の非直線性を完全に解決する
ことができる。すなわち、本発明によれば、従来のベー
ス電流値を１とした場合、その約1/100を２桁まで下が
ることができ、可変電圧源の電圧変化に対してリニア領
域を２桁改善することができるので、最低電位ＶSSに近
い領域から高電位にわたる広範囲の入力に対し極めて良
好な直線性を示す可変電流源を提供することが可能であ
る。
第１図は本発明の一実施例を示す可変電流源の接続回路
図、第２図は従来の可変電流源の接続回路図である。 １……定電流回路、２……入力端子、３……吸込端子、
Ｑ6……ダーリントン入力段PNPトランジスタ、Ｑ9……
ダーリントン出力段PNPトランジスタ、Ｑ7,Q8……差動
接続のPNPトランジスタ、Ｑ16,Q17……定電流を分配す
るPNPトランジスタ、Ｑ14,Q15……固定バイアス用PNPト
ランジスタ、Ｑ11,Q12,Q18,Q19,Q20,Q21カレント・ミラ
ー回路を構成するPNPトランジスタ、Ｑ10,Q22……イン
バーテッド・ダーリントン接続されるNPNおよびPNPトラ
ンジスタ、Ｉ0……定電流、Ｉ1……定電流Ｉ0の等分配
電流、Ｉ3……吸込電流、Ｅ……可変電圧源、Ｒ……負
荷抵抗、Ａ……回路節点、Ｅ0……バイアス電源。
図、第２図は従来の可変電流源の接続回路図である。 １……定電流回路、２……入力端子、３……吸込端子、
Ｑ6……ダーリントン入力段PNPトランジスタ、Ｑ9……
ダーリントン出力段PNPトランジスタ、Ｑ7,Q8……差動
接続のPNPトランジスタ、Ｑ16,Q17……定電流を分配す
るPNPトランジスタ、Ｑ14,Q15……固定バイアス用PNPト
ランジスタ、Ｑ11,Q12,Q18,Q19,Q20,Q21カレント・ミラ
ー回路を構成するPNPトランジスタ、Ｑ10,Q22……イン
バーテッド・ダーリントン接続されるNPNおよびPNPトラ
ンジスタ、Ｉ0……定電流、Ｉ1……定電流Ｉ0の等分配
電流、Ｉ3……吸込電流、Ｅ……可変電圧源、Ｒ……負
荷抵抗、Ａ……回路節点、Ｅ0……バイアス電源。
Claims (1)
- 【請求項１】カレント・ミラー回路を負荷とするダーリ
ントン接続の差動増幅器と、前記差動増幅器のエミッタ
共通接続端子と定電流回路の出力端子との間に挿入され
前記定電流回路の出力電流を等分配してベース出力する
エミッタ共通接続の一対のトランジスタから成るトラン
ジスタ回路と、前記トランジスタ回路のトランジスタの
各ベース端子と前記差動増幅器のダーリントン入力段お
よび出力段トランジスタのエミッタ端子との間にそれぞ
れ接続挿入され、前記トランジスタ回路のベース出力電
流を該入力段および出力段トランジスタのエミッタに吸
込電流としてそれぞれ供給する一対のカレント・ミラー
回路と、前記ダーリントン入力段トランジスタの入力ベ
ース端子と電源電位の一つとの間に接続挿入される可変
電圧源と、前記差動増幅器のカレント・ミラー負荷回路
の出力をダーリントン出力トランジスタのベースに反転
帰還せしめる帰還トランジスタと、前記帰還トランジス
タの出力端子と前記電源電位の一つとの間に接続挿入さ
れる負荷抵抗と、前記帰還トランジスタの入力端子に接
続される電流吸込端子とを備えることを特徴とする可変
電流源。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28331688A JP2723563B2 (ja) | 1988-11-08 | 1988-11-08 | 可変電流源 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28331688A JP2723563B2 (ja) | 1988-11-08 | 1988-11-08 | 可変電流源 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02128207A JPH02128207A (ja) | 1990-05-16 |
| JP2723563B2 true JP2723563B2 (ja) | 1998-03-09 |
Family
ID=17663884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28331688A Expired - Lifetime JP2723563B2 (ja) | 1988-11-08 | 1988-11-08 | 可変電流源 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2723563B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100219892A1 (en) * | 2005-08-17 | 2010-09-02 | Nxp B.V. | Current limiter circuit |
-
1988
- 1988-11-08 JP JP28331688A patent/JP2723563B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02128207A (ja) | 1990-05-16 |
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