KR0169987B1 - 증폭기 장치 - Google Patents
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Abstract
입력 단자(3) 및 출력 단자(4)를 가진 차동 쌍(N1, N2)은 제1의 레벨 시프팅 회로(6)와 제2의 레벨 시프팅 회로(7)가 각기 상기 차동 쌍(N1, N2)과 전류 미러 회로(P1, P2)의 상호 결합된 메인 전극의 d.c. 전압 레벨을 안정화시키는 상기 전류 미러 회로(P1, P2)에 결합된다. 따라서, 상기 차동 쌍(N1, N2)의 어리-효과의 영향이 억제되고 상기 입력 단자(3)로부터 상기 출력 단자(4)로의 개선된 선형 신호 전송이 획득된다. 상기 레벨 시프팅 회로(6)가 고 입력 임피던스를 획득하는 베이스 전류 보상을 다르게 실현하고 상기 제2의 레벨 시프팅 회로(7)가 오프셋 전압을 감소시키기 위해 상기 차동 쌍(N1, N2)을 통해 동일한 조정 전류에 대한 베이스 전류 보상을 실현한다.
Description
제1도는 종래 기술의 상태에 따른 증폭기 장치도.
제2도는 본 발명에 따른 증폭기 장치도.
제3도는 본 발명에 따른 증폭기 장치의 또다른 실시예도.
* 도면의 주요부분에 대한 부호의 설명
1 : 제1의 공급 단자 2 : 제2의 공급 단자
3 : 입력 단자 4 : 출력 단자
5 : 공통 단자 6 : 제1의 레벨 시프팅 회로
7 : 제2의 레벨 시프팅 회로
본 발명은 적어도 제1의 도전 형태의 제1 및 제2의 트랜지스터를 포함하는 차동 쌍과, 전류원에 의해 제1의 공급 단자에 결합되고 상호 결합되어진 상기 제2의 트랜지스터의 제1의 메인 전극 및 상기 제2의 트랜지스터의 제1의 메인 전극과, 입력 단자에 결합되어진 상기 제1의 트랜지스터의 제어 전극 및 출력 단자에 결합되어진 상기 제2의 트랜지스터의 제어 전극과, 적어도 제2의 도전 형태의 제3 및 제4의 트랜지스터를 포함하는 전류 미러와, 공통 단자에 의해 제2의 공급 단자에 결합되고 상호 결합되어진 상기 제3의 트랜지스터의 제1의 메인 전극 및 상기 제4의 트랜지스터의 상기 제1의 메인 전극과, 상기 제1의 트랜지스터의 제2의 메인 전극에 결합되어진 상기 제3의 트랜지스터의 제2의 메인 전극 및 상기 제2의 트랜지스터의 제2의 메인 전극에 결합되어진 상기 제4의 트랜지스터의 제2의 메인 전극과, 적어도 상기 제1의 도전 형태의 제5의 트랜지스터를 포함하는 버퍼단과, 상기 제2의 트랜지스터의 상기 제2의 메인 전극에 결합되어진 상기 제5의 트랜지스터의 제어 전극과, 상기 출력 단자에 결합되어진 상기 제5의 트랜지스터의 제1의 메인 전극 및 상기 제2의 공급 단자에 결합되어진 상기 제5의 트랜지스터의 제2의 메인 전극이 갖춰진 증폭기 장치에 관한 것이다.
이러한 증폭기 장치가 폭넓게 사용될 수 있고, 특히, 집적된 반도체 회로의 전압-대-전류 변환기로서 사용된다.
기술된 형태의 증폭기 장치가 미합중국 특허 제4, 338, 527호에서 공지되었다.
상기 공지된 증폭기 장치에서, 상기 입력 단자는 접지된 전압원에 연결되며, 상기 제1 및 제2의 공급 단자는 부 및 정공급 전압에 각기 연결되어진다. 게다가, 상기 제3 및 제4의 트랜지스터의 상호 결합된 제어 전극이 상기 제1 및 제3의 트랜지스터의 상호 결합된 제2의 메인 전극에 결합되며, 따라서 상기 제1의 트랜지스터의 상기 제2의 메인 전극은 상기 정 공급 전압에서 상기 제3의 트랜지스터의 상기 제2의 메인 전극과 상기 전극간의 전압을 뺀것과 동일한 전압이도록 조정된다. 그러나, 제2의 트랜지스터의 상기 제2의 메인 전극은, 상기 입력 단자와 상기 출력 단자간의 오프셋 전압을 포기할시에, 상기 제5의 트랜지스터의 상기 제2의 메인 전극과 상기 제어 전극간의 전압에 의해 중대된 상기 입력 단자와 전압과 동일한 전압이도록 조정된다. 상기 공지된 증폭기 장치는 상기 2개의 공급 전압의 임의의 선택에 의해, 상기 제1 및 제2의 트랜지스터의 상기 제2의 메인 전극의 각각의 전압간의 전압차가 존재하며, 따라서 상기 차동쌍이 비대칭적으로 조정되어, 상기 입력 단자로부터 상기 출력 단자로의 불필요한 비-선형 신호 전송이 발생하는 불편이 있다. 덧붙여, 상기 제1의 트랜지스터의 상기 제2의 메인 전극의 전압이 상기 정 공급 전압의 변화에 의해 가변하는데 반해, 상기 제2의 트랜지스터의 상기 제2의 메인 전극의 전압이 이 경우에 실제로 가변하지 않기 때문에, 상기 단점이 증가된다.
본 발명의 목적은 개선된 선형 신호 전송을 가진 증폭기 장치를 제공하는 것이다.
본 발명에 따른 증폭기 장치는 상기 제1의 트랜지스터의 상기 제어 전극이 제1의 레벨 시프팅 회로에 의해 상기 공통 단자에 결합되는 것을 특징으로 한다. 이렇게 결합된 상기 레벨 시프팅 회로에 의해, 고정된 전압-차가 상기 공통 단자와 상기 제1의 트랜지스터 제어 전극간에 인가되며, 따라서 결합이 상기 제1 및 제2의 트랜지스터의 상기 제2의 메인 전극의 전압간에 이루어진다. 따라서, 각각의 전압간의 전압 차가 제로볼트로 조정될 수 있어 개선된 선형 신호 전송이 획득된다.
본 발명에 따른 증폭기 장치는 상기 제5의 트랜지스터의 제어 전극이 제2의 레벨 시프팅 회로에 의해 상기 제2의 트랜지스터의 상기 제2의 메인 전극에 결합되는 것을 또한 특징으로 할 수 있다. 이렇게 결합된 상기 제2의 레벨 시프팅 회로에 의해, 조정 가능한 전압이 상기 제5의 트랜지스터의 제어 전극과 상기 제2의 트랜지스터의 상기 제2의 메인 전극간에 인가되며, 따라서 상기 제2의 트랜지스터의 상기 제2의 메인 전극과 제어 전극간의 전압이 조정 가능하다. 상기는 상기 제1 및 제2의 트랜지스터 양자의 어리-효과의 영향이 감소될 수 있다는 단점이 있다. 상기 어리-효과는 트랜지스터의 제2의 메인 전극-제어 전극 전압의 변화에 기인하여 트랜지스터의 이득 요소의 변화에 관한 것이다. 본 발명에 따라 삽입된 레벨 시프팅 회로에 의해, 상기 제2 및 제1의 트랜지스터 양자의 상기 제2의 메인 전극-제어 전극 전압이 제로 볼트로 조정될 수 있는데, 상기 전압에서 상기 어리-효과의 영향이 실제로 보잘것 없다.
본 발명에 따른 증폭기 장치의 실시예는 상기 제1의 레벨 시프팅 회로가 상기 제2의 도전 형태의 트랜지스터 및 전류원과, 상기 제1의 레벨 시프팅 회로의 상기 전류원에 의해 상기 제2의 공급 단자와 상기 공통 단자 양자에 결합되어진 상기 제1의 레벨 시프팅 회로의 상기 트랜지스터의 제1의 메인 전극과, 상기 제1의 공급 단자에 결합되어진 상기 제1의 레벨 시프팅 회로의 상기 트랜지스터의 제2의 메인 전극 및 상기 제1의 트랜지스터의 상기 제어 전극에 결합되어진 상기 제1의 레벨 시프팅 회로의 상기 트랜지스터의 제어 전극을 포함하는 것을 특징으로 할 수 있다. 상기 실시예에서, 상기 제1의 트랜지스터의 상기 제2의 메인 전극 및 상기 제어 전극이 2개의 실제로 대향된 제어 전극-메인 전극 접합에 의해 결합되며, 따라서 상기 전극간의 상기 전압이 실제로 제로볼트로 조정된다. 덧붙여, 이렇게 결합된 상기 전류원은 상기 증폭기 장치의 다양한 전압이 상기 제2의 공급 단자에 결합된 전압과 더이상 관계없다는 것을 이루며, 따라서 더큰 출력 신호가 출력 단자로부터 탭될 수 있다. 게다가, 상기 실시예에서, 상기 제1 및 상기 부가적인 트랜지스터의 제어 전극 전류가 맞은편으로 향한다. 상기는 상기 트랜지스터의 제어 전극 전류가 적당한 치수라면, 서로 보상되는 잇점이 있으며, 따라서 휴지 상태에서 상기 증폭기 장치는 아무런 전류도 입력 단자를 통해 흐르지 못하게 하고 따라서 고 입력 임피던스를 갖는다.
본 발명에 따른 증폭기 장치의 또다른 실시예는 상기 제2의 레벨 시프팅 회로가 상기 제2의 도전 형태의 트랜지스터 및 전류원과, 상기 제2의 레벨 시프팅 회로의 전류원에 의해 상기 제2의 공급 단자와 상기 제5의 트랜지스터의 상기 제어 전극 양자에 결합되어진 상기 제2의 레벨 시프팅 회로의 상기 트랜지스터이 제1의 메인 전극과, 상기 제1의 공급 단자에 결합되어진 상기 제2의 레벨 시프팅 회로의 상기 트랜지스터의 제2의 메인 전극 및, 상기 제2의 트랜지스터의 상기 제2의 메인 전극에 결합되어진 상기 제2의 레벨 시프팅 회로의 상기 트랜지스터의 제어 전극을 포함하는 것을 특징으로 할 수도 있다. 상기 실시예에서, 상기 제2의 트랜지스터의 상기 제2의 메인 전극 및 상기 제어 전극이 2개의 직렬로 대향된 제어 전극-메인 전극 접합에 의해 결합되며, 따라서 또한 상기 전극간의 상기 전압이 실제로 제로 볼트로 조정된다. 부가적인 트랜지스터가 제어 전극 전류를 상기 제2의 트랜지스터의 상기 제2의 메인 전극에 또한 인가시키기 때문에, 상기 또다른 실시예에서, 상기 제3 및 제4의 트랜지스터의 상기 제어 전극이 상기 제3의 트랜지스터의 제2의 메인 전극에 결합된다면, 오프셋 전압이 상기 제1 및 제2의 트랜지스터를 통해 비동일한 조정 전류에 기인하여 다르게 감소된다.
본 발명에 따른 증폭기 장치의 또다른 실시예는 상기 차동 쌍에 연결된 상기 전류원 및 상기 제2의 레벨 시프팅 회로에 속한 상기 전류원이 실제로 동일한 전류를 생성하도록 배열된다. 상기 제3 및 제4의 트랜지스터만을 포함하는 전류 미러에 의해, 상기 실시예는 상기 전류원이 동일하기 때문에 상기 제4의 트랜지스터의 제어 전극 전류가 상기 제3 및 제4의 트랜지스터의 상기 제어 전극 전류의 합계와 동일하다는 잇점이 있다. 따라서, 상기 제3 및 제4의 트랜지스터의 동일한 제2의 메인 전극 전류 뿐만 아니라, 또한 동일한 제어 전극 전류가 상기 제1 및 제2의 트랜지스터의 상기 제2의 메인 전극에 인가되며, 따라서 전술된 오프셋 전압이 실제로 제로이다.
이하 첨부된 도면을 참조로 하여 본원 명세서를 더욱 상세히 설명하기로 하자.
제1도에 도시된 종래-기술의 증폭기 장치는 상호 결합된 에미터가 전류원 I1에 의해 제1의 공급 단자(1)에 결합되는 제1의 트랜지스터 N1와 제2의 트랜지스터 N2의 차동 쌍을 도시한다. 상기 트랜지스터의 N1 및 N2의 베이스가 입력 신호 Vin를 공급하는 입력 단자(3)와 출력 신호 Vuit를 탭핑하는 출력 단자(4)에 각기 결합된다. 상기 트랜지스터 N1 및 N2의 콜렉터가 전류 미러 회로의 입력 및 출력 단자에 각기 결합되며, 상기 미러 회로의 상기 입력 및 출력 단자가 제3의 트랜지스터 P1와 제4의 트랜지스터 P2의 콜렉터에 의해 각기 구성된다. 상기 제3 및 제4의 트랜지스터의 에미터가 공통 단자(5)에 의해 제2의 공급 단자(2)에 결합된다. 상기 트랜지스터 P1 및 P2의 베이스가 상호 결합되고 또한 트랜지스터 P1의 콜렉터에 결합되는데, 트랜지스터 P2의 콜렉터는 제5의 트랜지스터 N3의 베이스에 마찬가지로 결합된다. 상기 트랜지스터 N3가 버퍼 단을 구성하는데, 상기 트랜지스터의 콜렉터가 상기 공급 단자(2)에 결합되고 상기 트랜지스터의 에미터가 상기 출력 단자(4)에 결합된다. 상기 입력 신호 Vin가 상기 트랜지스터 N1의 전류 변화의 결과로서 상기 전류 미러의 상기 트랜지스터 P1 및 P2와 함께 상기 트랜지스터 N1 및 N2의 보상 전류 변화를 발생한다. 따라서, 상기 트랜지스터 N3의 베이스가 상기 트랜지스터 N2 및 P2의 콜렉터 전류간의 차이인 차동 전류를 수신하는데, 상기 차동 전류가 트랜지스터 N3에 의해 증폭된다. 상기 증폭된 차동 전류가 출력 신호 Vuit를 초래한다.
그러나, 상기 종래 기술의 증폭기 장치가 상기 트랜지스터 N1 및 N2의 콜렉터의 비동일한 전압의 결과로서 불필요한 비-선형 신호 전송율하며, 상기 전압이 공급 단자(2)에 연결된 제어 전압과 입력 단자의 조정 전압에 의해 각기 결정된다. 상기 공급 전압이 가변할시에 상기 트랜지스터 N1의 콜렉터 전압이 가변하기 때문에, 상기 비-선형 신호 전송이 또한 증폭된다. 결과로서 발생한 양 트랜지스터 N1 및 트랜지스터 N2의 콜렉터와 베이스간의 전압은 상기 종래 기술의 증폭기 장치 회로가 어리(Early)-효과에 의해 방해되는 것을 달성한다. 상기 증폭기 장치의 부가적인 단점이 상기 입력 단자(3)와 상기 출력 단자(4)간의 오프셋 전압이다. 상기 트랜지스터 P1 및 P2의 베이스-에미터 전압이 동일하기 때문에, 상기 트랜지스터가 동일한 콜렉터 전류를 이송한다. 상기 트랜지스터 P1 및 P2의 베이스 전류와 함께 트랜지스터 P1의 콜렉터 전류가 트랜지스터 N1의 콜렉터에 인가되는데 반해, 트랜지스터 P2의 콜렉터 전류에서 트랜지스터 N3의 베이스 전류를 뺀것이 트랜지스터 N2의 콜렉터에 인가된다. 따라서, 트랜지스터 N1 및 N2가 비동일한 콜렉터 전류와 비동일한 에미터 전류 둘다를 이송하는데, 상기 비동일한 에미터 전류가 비동일한 베이스-에미터 전압을 야기시킨다. 상기 트랜지스터 N1 및 N2의 에미터가 상호 결합되기 때문에, 상기 비동일한 베이스-에미터 전압이 불필요한 오프셋 전압을 초래한다.
종래-기술의 증폭기 장치의 또다른 단점은 상기 증폭기 장치가 전압-전류 전환 회로로서 사용되면, 특히 불필요하게 되는 비교적 낮은 입력 임피던스이다.
제2도는 제1의 레벨 시프팅 회로(6)와 제2의 레벨 시프팅 회로(7)가 제1도에 도시된 증폭기 장치내에 부가적으로 삽입되는 본 발명에 따른 증폭기 장치의 실시예를 도시한다. 상기 레벨 시프팅 회로(6)가 트랜지스터 P3 뿐만 아니라 전류원 I2을 포함하고 상기 트랜지스터 N1 및 공통 단자(5)간에 결합된다. 상기 실시예에서 트랜지스터 P3의 베이스가 트랜지스터 N1의 베이스에 결합되고 트랜지스터 P3의 에미터가 상기 공통 단자(5)에 결합된다. 상기 단자(5)가 전류원 I2 양단의 공급 단자(2)에 또한 결합된다. 상기 트랜지스터 P3의 콜렉터가 상기 공급 단자(1)에 결합된다. 상기 레벨 시프팅 회로(7)가 트랜지스터 P4 뿐만 아니라 전류원 I3을 포함하고 트랜지스터 N2 및 P2의 상호 결합된 콜렉터와 트랜지스터 N3의 베이스간에 삽입된다. 상기 장치에서 트랜지스터 P4의 베이스가 트랜지스터 N2 및 P2의 상호 결합된 콜렉터에 결합되고 트랜지스터 P4의 에미터가 트랜지스터 N3의 베이스에 결합되고 상기 트랜지스터 N3의 베이스가 전류원 I3에 의해 공급 단자(2)에 또한 결합된다. 상기 트랜지스터 P4의 콜렉터가 공급 단자(1)에 연결된다. 이렇게 배열된 상기 레벨 시프팅 회로(6 및 7)는 상호 동일한 전압을 트랜지스터 N1 및 N2의 콜렉터에 발생시킨다. 덧붙여, 제1도의 대응 전압에 상반되게, 상기 전압이 공급 전압에 관계되지 않으나 입력 단자의 조정 전압에 관계된다. 트랜지스터 N1의 베이스 및 콜렉터가 상기 트랜지스터 P3 및 P1의 직렬로 대향된 베이스-에미터 접합에 의해 결합되기 때문에, 트랜지스터 N1의 베이스 및 콜렉터간의 전압이 트랜지스터 N1의 어리-효과의 부수적인 감소된 영향에 의해 실제로 제로 볼트이다. 게다가, 이렇게 결합된 전류원 I2이 트랜지스터 N1의 베이스-콜렉터 전압의 공급 전압의 변화의 감소된 영향을 야기시킨다. 트랜지스터 N2의 어리-효과의 다르게 감소된 영향을 얻기 위해서, 트랜지스터 N2의 베이스 및 콜렉터가 트랜지스터 N3 및 P4이 직렬로 대향된 베이스-에미터 접합에 의해 결합되며, 따라서 실제로 제로 볼트의 전압이 트랜지스터 N2의 베이스와 콜렉터간에 또한 조정된다. 상기 레벨 시프팅 회로(7)는 부가하지 않고 상기 레벨 시프팅 회로(6)를 제1도의 장치에 부가할시에, 상기 레벨 시프팅 회로(6)가 트랜지스터 P1 및 P3의 에미터간에 삽입된 다이오드를 포함하도록 요구된다. 그래서 트랜지스터 N1의 베이스-콜렉터 전압이 트랜지스터 N2의 대응 전압과 동일하게 만들어졌으며, 따라서 상기 어리-효과가 신호 전송의 부수적인 개선된 선형성을 가진 트랜지스터 N1 및 N2의 감소된 영향을 재차 갖는다. 상기 레벨 시프팅 회로(6)의 사용의 부가적인 잇점은 트랜지스터 N1 및 P3의 베이스 전류의 대향 방위이다. 이들 트랜지스터를 통해 상기 조정 전류를 적당히 선택할시에, 절대 센스로 트랜지스터 N1의 베이스 전류가 트랜지스터 P3의 베이스 전류와 동일하며, 따라서 휴지 상태에서 어떤 전류도 입력 단자(3)를 통해 흐르지 못한다. 상기가 입력 임피던스를 증가한다. 덧붙여, 레벨 시프팅 회로(7)가 트랜지스터 P3의 베이스 전류를 트랜지스터 N2의 콜렉터에 인가하며, 상기 트랜지스터 N2의 베이스 전류가 트랜지스터 N1의 콜렉터에 인가된 트랜지스터 P1 및 P2의 베이스 전류와 비슷하게 향한다. 상기는 입력 및 출력 단자간의 불필요한 오프셋 전압의 감소를 초래하는 전류 미러 회로(P1, P2)에 의해 야기되는 트랜지스터 N1 및 N2를 통해 흐르는 전류의 전류 불균형을 감소시킨다. 전류원 I1 및 I3의 전류가 동일하면, 트랜지스터 P3의 베이스 전류가 트랜지스터 P1 및 P2의 베이스 전류의 합계와 동일할 것이기 때문에, 최소 오프셋 전압이 얻어질 것이다.
제3도에 도시된 본 발명에 따른 증폭기 장치의 또다른 실시예는 전류 미러 회로 및 레벨 시프팅 회로(6)가 배열되는 방식으로 제2도에 도시된 실시예와는 다르다. 상기 전류 미러 회로에 제2의 도전 형태의 트랜지스터 P5가 부가되는데, 상기 트랜지스터는 상기 트랜지스터의 에미터 및 콜렉터를 통해 트랜지스터 P2의 콜렉터와, 트랜지스터 N3의 베이스 및 트랜지스터 N2의 콜렉터에 각기 결합된다. 트랜지스터 P5의 베이스가 트랜지스터 N1 및 P1의 콜렉터에 결합되며, 따라서 트랜지스터 P1 및 P2의 베이스가 트랜지스터 P2의 콜렉터에 결합되기 때문에, 이점을 고려하면 제3도가 제2도와는 다르다. 게다가, 다이오드 D1이 레벨 시프팅 회로에 부가되며, 상기 다이오드가 예를들어 다이오드-결합 트랜지스터로서 배열될 수도 있다. 상기 다이오드 D1가 한편으론 트랜지스터 P3의 에미터와 다른 한편으로 공통 단자(5) 및 전류원 I2간에 삽입된다. 상기 실시예는, 다른 형태의 전류 미러 회로가 사용될시에, 상기 어리-효과의 영향의 감소가 획득되는 방법을 설명한다. 이제 트랜지스터 N1의 베이스와 콜렉터간의 전압이 트랜지스터 P3의 베이스-에미터 접합과, 다이오드 D1의 애노드-캐소 접합과, 트랜지스터 P1의 에미터-베이스 접합 및 트랜지스터 P5의 에미터-베이스 접합을 통해 트랜지스터 N1의 베이스를 트랜지스터 N1의 콜렉터에 결합시키므로 실제로 제로 전압으로 조정된다. 트랜지스터 N2의 베이스-콜렉터 전압에 대해, 제2도와 비교하여 변화된 것이 없다.
본 발명이 도시된 실시예에 한정되지 않는다. 본 발명의 범위내에서 다수의 변경이 종래 기술에 숙련된 사람에 의해 계획될 수도 있다. 예를들어, 상기 차동 쌍이 예를들어, 다알링톤 트랜지스터에 의해 다양한 방식으로 배열될 수도 있다. 또한 전류 미러 회로가 도시된 것 이상의 방식으로 이행될 수도 있는데, 상기 회로에서 상기 어리-효과의 영향이 하나 또는 양자의 레벨 시프팅 회로를 적용시키므로 향상 감소될 수 있다. 또한, 상기 제3의 트랜지스터를 포함하는 버퍼단 대신에 예를들어, 다알링톤 트랜지스터를 포함하는 다른 버퍼단으로의 교체가 선택의 자유중 하나인데 반해, 목표로 삼은 대상이 하나 또는 양자의 레벨 시프팅 회로를 적용시키므로 이루어질 수 있다. 게다가, 본 발명에 따른 상기 증폭기 장치가 도면에 도시된 트랜지스터에 역 도전성 형태의 트랜지스터나 또는 단극 트랜지스터 또는 단극 및 양극 트랜지스터의 조합을 포함하도록 배열될 수 있다.
Claims (5)
- 적어도 제1의 도전 형태의 제1 및 제2의 트랜지스터를 포함하는 차동 쌍과, 전류원에 의해 제1의 공급 단자에 결합되고 상호 결합되어진 상기 제1의 트랜지스터의 제1의 메인 전극 및 상기 제2의 트랜지스터의 제1의 메인 전극과, 입력 단자에 결합되어진 상기 제1의 트랜지스터의 제어 전극 및 출력 단자에 결합되어진 상기 제2의 트랜지스터의 제어 전극과, 적어도 제2의 도전 형태의 제3 및 제4의 트랜지스터를 포함하는 전류 미러와, 공통 단자에 의해 제2의 공급 단자에 결합되고 상호 결합되어진 상기 제3의 트랜지스터의 제1의 메인 전극 및 상기 상기 제4의 트랜지스터의 제1의 메인 전극과, 상기 제1의 트랜지스터의 제2의 메인 전극에 결합되어진 상기 제3의 트랜지스터의 제2의 메인 전극 및 상기 제2의 트랜지스터의 제2의 메인 전극에 결합되어진 상기 제4의 트랜지스터의 제2의 메인 전극과, 적어도 상기 제1의 도전 형태의 제5의 트랜지스터를 포함하는 버퍼단과, 상기 제2의 트랜지스터의 상기 제2의 메인 전극에 결합되어진 상기 제5의 트랜지스터의 제어 전극과, 상기 출력 단자에 결합되어진 상기 제5의 트랜지스터의 제1의 메인 전극 및 상기 제2의 공급 단자에 결합되어진 상기 제5의 트랜지스터의 제2의 메인 전극이 갖춰진 증폭기 장치에 있어서, 상기 제1의 트랜지스터의 상기 제어 전극이 제1의 레벨 시프팅 회로에 의해 공통 단자에 결합되는 것을 특징으로 하는 증폭기 장치.
- 제1항에 있어서, 상기 제5의 트랜지스터의 제어 전극이 제2의 레벨 시프팅 회로에 의해 상기 제2의 트랜지스터의 상기 제2의 메인 전극에 견합되는 것을 특징으로 하는 증폭기 장치.
- 제1항 또는 제2항에 있어서, 상기 제1의 레벨 시프팅 회로가 상기 제2의 도전 형태의 트랜지스터 및 전류원과, 상기 제1의 레벨 시프팅 회로의 상기 전류원에 의해 상기 제2의 공급 단자와 상기 공통 단자 양자에 결합되어진 상기 제1의 레벨 시프팅 회로의 상기 트랜지스터의 제1의 메인 전극과, 상기 제1의 공급 단자에 결합되어진 상기 제1의 레벨 시프팅 회로의 상기 트랜지스터의 제2의 메인 전극 및 상기 제1의 트랜지스터의 상기 제어 전극에 결합되어진 상기 제1의 레벨 시프팅 회로의 상기 트랜지스터의 제어 전극을 포함하는 것을 특징으로 하는 증폭기 장치.
- 제2항에 있어서, 상기 제2의 레벨 시프팅 회로가 상기 제2의 도전 형태의 트랜지스터 및 전류원과, 상기 제2의 레벨 시프팅 회로의 전류원에 의해 상기 제2의 공급 단자와 상기 제5의 트랜지스터의 상기 제어 전극 양자에 결합되어진 상기 제2의 레벨 시프팅 회로의 상기 트랜지스터의 제1의 메인 전극과, 상기 제1의 공급 단자에 결합되어진 상기 제2의 레벨 시프팅 회로의 상기 트랜지스터의 제2의 메인 전극 및 상기 제2의 트랜지스터의 상기 제2의 메인 전극에 결합되어진 상기 제2의 레벨 시프팅 회로의 상기 트랜지스터의 제어 전극을 포함하는 것을 특징으로 하는 증폭기 장치.
- 제4항에 있어서, 상기 차동 쌍에 연결된 상기 전류원과 상기 제2의 레벨 시프팅 회로에 속한 전류원이 실제로 동일한 전류를 발생하도록 배열되는 것을 특징으로 하는 증폭기 장치.
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