KR100237904B1

KR100237904B1 - 변환기 회로

Info

Publication number: KR100237904B1
Application number: KR1019930703098A
Authority: KR
Inventors: 하르트무트 쾰너
Original assignee: 롤프-디트리히 베르거; 톰손컨슈머일렉트로닉스세일즈게엠베하
Priority date: 1991-04-12
Filing date: 1992-04-11
Publication date: 2000-01-15
Also published as: EP0579686B1; EP0508480A1; WO1992019040A1; JPH06506577A; NO933658D0; FI934481A; DE59208915D1; CZ210093A3; DE4111999A1; SK109693A3; ATE158452T1; ES2109352T3; PL168169B1; FI934481A0; HUT65761A; HU9302761D0; SG44791A1; US5455533A; EP0579686A1; DE4111999C2

Abstract

본 발명은 변환기 회로에 관한 것으로, 변환기 회로는 그 베이스에 입력신호가 인가될 수 있는 제1트랜지스터(T11)와, 상기 제1트랜지스터(T11)에 상보적이고, 그 베이스가 제1트랜지스터(T11)의 에미터에 연결되어 있고, 그 에미터는 제1저항(R1)을 통하여 출력단자(B)에 연결되어 있는 제2트랜지스터(T12)로 구성되어 있고, 두 트랜지스터(T11,T12)의 에미터 콜렉터 통로를 통하여 흐르는 전류를 제어하는 전류 공급회로(T13,T14)에 의하여, 제1트랜지스터(T11)의 콜렉터-에미터 전류에 의해 제2트랜지스터에 연결되어 있는 제1트랜지스터(T11)의 에미터에 연결된 제2저항(R2)을 통한 거의 제로인 출력저항을 얻는 것이 가능하다. 전류-미러 트랜지스터가 그와 관련된 제1 또는 제2트랜지스터(T11;T12)와 동일한 극성을 가지고 그리고 그를 통하여 동일 전류가 흐른다면 특수한 장점을 가진다.

Description

변환기 회로

[발명의 상세한 설명]

본 발명은 변환기 회로에 관한 것으로, 상기 변환기 회로는 그 베이스에 입력 신호가 공급될 수 있는 제1트랜지스터와, 상기 제1트랜지스터와 상보적이고 그 베이스는 제1트랜지스터의 에미터에 연결되어 있고 그 에미터는 제1저항을 통하여 출력단자에 연결되어 있는 제2트랜지스터로 구성되어 있으며, 에미터 콜렉터 통로를 통하는 전류가 실제로 동일하게 흐르게 하는 전류공급회로를 포함한다.

이런 형태의 변환기 회로는 DE 30 35 471 C2에 공지되어 있다. 따라서 제3도에 도시된 회로는 캐스캐이드 같은 방식으로 연결된 두개의 에미터 폴로어로 구성된다. 사용되는 쌍극트랜지스터의 양온도 계수에 의하여, 상보단에서 정전류(quiescent current)는 전류 피드벡 결합을 형성하는 제1저항에 의해 안정화되어야 한다. 이에의하여, 피드벡 저항에서 전압유도를 감소시키는 출력전류 종속전압강하가 발생하는데, 왜냐하면 제어전압의 스위프폭이 출력전압의 스위프폭 보다 크기때문이다.

따라서, 이러한 구조의 에미터 폴플로어는 이상적인 임피던스 특징, 즉 거의 제로인 아주 낮은 출력저항을 가지지 못한다. 공지된 회로에서, 제한된 저출력 저항의 단점은 모두 변환기단(전압 및 전류 증폭기단)에서 상당한 피드벡으로 자주 보상해주어야 한다는 것이다.

그리고, 피드벡 저항 자체에서의 전류 피드벡 저항의 역효과를 감소시켜야 하는데, 예를들면 이것은 저항을 다이오드로 브리지시키거나(bridging), 전류 평형 회로 또는 쿼드 브리지 회로에 의하여 감소된다. 그러나, 이러한 모든 회로는 항상 광범위한 정전류 안정화가 요구되며, 트랜지스터 선택 및 회로구성(쿼드 회로를 위한)에 있어서 그 설정에 대하여 상당히 어렵다. 다이오드 전환(transfer)은 0.6V의 전압에서만 효과적이며, 정전류는 0.6V 이하이여만 하므로 정전류의 설정이 자유롭게 선택될 수 없다. 따라서 클래스 A 또는 클래스 AB에서 동작하는 상보 증폭기에 대하여, 전환 왜곡이 야기된다. 전류평형회로만이 상대적으로 과도한 비용으로 제로의 출력저항에 근접하게 된다.

상술한 회로구상은 다음과 같은 장점을 가지고 있다. 즉 서로 반대이고 실제적으로 동일한 전류가 흐르는 에미터 폴로어 트랜지스터의 비선형 특성 커브를 보상한다는 것이다. 공지된 회로구상은 왜곡없는 증폭기로 자주 이용되지만 이상에 가까운 임피던스 변환기로 만들어질 수 없다.

본 발명의 목적은 출력저항이 거의 제로이고 제어특성 커브 왜곡이 완전하게 보상되는 상술한 형태의 변환기 회로를 만드는 것이다.

본 발명에 의하여, 이러한 목적은 제2저항이 제1트랜지스터의 에미터에 연결되고, 제1저항의 콜렉터 에미터 전류가 제2저항을 통과하고, 제2저항을 통하여 제1트랜지스터의 에미터가 제2트랜지스터의 베이스에 연결되어 있는 상술한 형태의 변환기 회로에서 이루어질 수 있다.

제1트랜지스터의 에미터 콜렉터 전류가 제2저항을 통하여 흐르도록 제1트랜지스터의 에미터와 제2트랜지스터의 베이스 사이의 연결부내에 본 발명에 따른 저항을 삽입함으로써, 전류 피드벡 저항 역할을 하는 제1저항양단의 전압강하가 자동으로 보상되는데, 두개의 저항이 동등하게 클때, 제2트랜지스터의 베이스에서의 전압이 제1저항 양단의 전압강하에 의해 정확하게 보상되기 때문이다. 그리고 제1저항에 대한 제2저항의 값을 적당히 정함으로써, 변환기의 임의의 양 또는 음출력 저항이 설정될 수 있다. 자명하게, 예방책은 음출력저항의 경우에 취해질 것이다.

동일한 전류에 대하여, 보상은 입력 및 출력 트랜지스터의 여러 극성에 의하여 그리고 그와 관련된 동작점에 의하여 제한된다.

동일전류에 대하여 출력 및 입력 트랜지스터 사이에서 특성 커브를 완전하게 대칭시키기 위하여, 다이오드 처럼 연결된 각각의 상보 트랜지스터는 보상 저항으로써 서로 직렬로 삽입된다. 두 특성 커브(트랜지스터 및 다이오드)는, 서로 결합될때, 새로운 특성 제어커브를 만드는데 이것은 완전히 보상할 수 있고 양쪽이 동일하다.

바람직하게, 전류공급 회로는 베이스가 서로 연결된 두개의 트랜지스터를 포함하는 공지된 전류 미러(mirror)를 포함한다.

본 발명에 따른 회로의 특히 바람직한 실시예는, 전류 미러의 두 트랜지스터가 상이한 극성을 나타내어 그에 각각 할당되고 동일한 전류가 흐르는 제1 또는 제2트랜지스터와 동일 극성을 가질때, 구현될 수 있다. 이러한 경우에, 따라서 공통기판위의 동일 이중 트랜지스터와 동일한 전류가 흐르는 두개의 트랜지스터를 구성하여 두개의 트랜지스터의 성질 및 특성커브가 동일하도록 할 수 있다.

따라서, 이것은 만약 제2저항과 연관된 제1트랜지스터와 전류미러와 관련된 트랜지스터가 두개의 같은 극인 트랜지스터와 중간에 연결된 저항을 가진 구조를 형성한다면 편리한데, 상기 구조는, 역으로, 중간에 연결된 저항과 연관된 제2트랜지스터와 전류미러와 관련된 트랜지스터로써 구현된다. 이러한 방법에서, 본 발명에 따른 회로구상을 두개의 이중 트랜지스터로 만들어질 수 있다.

본 발명에 따른 변환기 회로는 소자가 역미러상과 같이 이중으로 되어있는 상보변환기 회로로 구성될 수 있다. 이러한 실시예에서, 4개의 유사한 구조가 연속적으로 연결된 브리지 아암을 형성한다. 각각의 브리지 아암에서 완전하게 대칭이고 등가인 구성은, 그 값이 제1저항과 상응하는 각각의 저항이 각각의 브리지 아암내에 추가적으로 연결됨으로써, 이루어질 수 있다. 피드벡 저항으로 동작하는 제1저항은 브리지 회로에 집적화될 수 있다.

변환기의 동작점 위치는 제2트랜지스터의 베이스에 연결된 바이어스 전압소스에 의해 선택 가능하다. 변환기 회로의 상보구조에서, 바이어스 전압은 서로 역인 제2트랜지스터의 베이스 사이에 할당된다.

그러나 선택적으로, 바이어스 전압 소스는 회로의 정전류 제한 보조통로에서 선형저항 또는 전압종속저항의 형태로 연결될 수 있다. 이러한 경우에, 정전류는 그 외의 회로의 보조통로에 있는 전류소스에 의하여 정해질 수 있다.

본 발명에 따른 회로는 회로의 대칭성을 저해하지 않고 정전류가 자유롭게 선택되고 내부적으로 설정될 수 있게 한다.

본 발명에 따라 회로는 이상적인 특성을 가진 유니버셜 모듈을 구현할 수 있게 한다. 특히, 이상적인 트랜지스터 구조의 실현은 제1 및 제2트랜지스터에 의해 형성된 전류 브랜치에서의 수직대칭인 중요성을 결정함으로써 가능하다.

[도면의 간단한 설명]

이하 첨부된 도면을 참조로 본 발명을 상세히 설명한다.

제1도는 상보 임피던스 변환기 회로를 도시하며,

제2(a)도는 두개의 유사한 트랜지스터로 구성된 전류미러를 가진 임피던스 변환기 회로의 기본구조(수평대칭)의 회로도이며,

제2(b)도는 수평대칭을 형성하기 위하여 추가 상보 트랜지스터 다이오드를 가진 개선회로도이며,

제3도는 수직대칭을 형성하기 위하여 상보 트랜지스터를 포함하는 전류공급 회로를 가진, 제2(a)도 및 제2(b)도에 따른 회로의 개선회로도이며,

제4도는 공통기판위에 쌍으로 형성된 트랜지스터를 포함하는 제3도에 따른 회로도이며,

제5(a)도는 전류평형기 및 회로-내부 정전류 보조통로를 포함하는 제3도 및 제4도의 원리에 따라 만들어진 상보 임피던스 변환기이며,

제5(b)도는 이중으로 대칭인 정전류 전원을 가진 제3도 및 제4도의 원리에 의해 만들어진 상보 임피던스 변환기이며,

제5(c)도는 전류제한 보조통로에서의 비선형 저항 및 액티브 트랜지스터 바이어스 전압을 제외하고 동일하게 포함된 제2(b)도의 원리에 따라 만들어진 상보 임피던스 변환기이며,

제5(d)도는 액티브 바이어스 전압소스를 포함하는 제3도 및 제4도의 원리에 따라 만들어진 상보 임피던스 변환기이며,

제6도는 제3도 및 제4도의 회로로 부터 만들어진 유니버셜 트랜지스터 모듈이며,

제7(a)도는 가로형 pnp 트랜지스터를 가진 모듈이며,

제7(b)도는 달링톤 출력회로를 포함하는 모듈이며,

제7(c)도는 하이브리드 기술로 만든 제6도에 따른 모듈이며,

제7(d)도는 출력회로에 저항을 추가하지 않은, MOSFET 기술로 만든 제6도에 따른 모듈이며,

제8(a)도는 집적화된 고전력 달링톤 트랜지스터이며,

제8(b)도는 제어단 및 전류평형기의 개별구조이며,

제8(c)도는 보상된 소스 플로어이며,

제8(d)도는 전류평형 소스폴로어이며,

제9도는 pnp 트랜지스터 모듈이며,

제10도는 npn 트랜지스터 모듈이며,

제11도는 보편적으로 응용될 수 있는 집적회로이며,

제12도는 상보기술로 만든 이중회로이며,

제13도는 전류 평형회로를 포함하는 트랜지스터 모듈이며,

제14도는 제13도와 동일한 효과를 가지는 개선된 회로이다.

제1도에 도시된 실시예에서, 입력신호단자(A)는 입력신호를 공급하는 전위차계(P)의 슬라이더에 연결되어 있다. npn 트랜지스터로 형성된 제1쌍극 트랜지스터(T1)의 베이스와 역(npn) 트랜지스터(T1′)의 베이스는 입력신호단자(A)에 연결된다. 트랜지스터(T1)의 에미터는 제2트랜지스터(T2)의 베이스에 연결되는데, 상기 제2트랜지스터(T2)는 (또한) 에미터 폴로어로써 접속되며 그 에미터는 제1저항(R1)을 통하여 출력단자(B)에 연결된다. 제2저항은 제1트랜지스터(T1)의 에미터와 제2트랜지스터(T2)의 베이스 사이의 연결부에 연결된다.

두개의 트랜지스터(T1,T2)에 대한 전류공급은 베이스가 서로 연결된 두개의 트랜지스터(T3,T4)로 구성된 전류미러에 의해 영향을 받는다. 트랜지스터(T3,T4)의 에미터는 에미터 저항(R3) 또는 (R4)를 통하여 음공급전압(D-)에 각각 연결되어 있다. 제2트랜지스터(T2)와 관련된 전류미러의 트랜지스터(T4)는 다이오드로써 연결된다. 즉 콜렉터와 베이스 사이가 직접 연결된다. 그 자체가 공지된 이러한 전류 미러는 두개의 트랜지스터(T1,T2)를 통하여 동일한 전류가 흐르도록 한다. 따라서 제1트랜지스터(T1)의 콜렉터는 양공급전원(D+)에 연결된다. 전송신호에 따라 가변되는 제1저항(R1)위의 전압하강은, 만약 제2저항(R2)이 제1저항(R1)의 값과 동일하게 선택된다면, 정확하게 동일한 크기로 출력신호에 가산된다. 동일 전류가 두개의 저항(R1,R2)을 통하여 흐르기 때문에, 그 양단에 동일한 전압강하가 발생한다. 제2트랜지스터(T1)의 에미터의 입력신호 전압은, 제2저항(R2)이 없으면, 제1저항(R1)에서의 전압강하에 의해 감소될 것이다. 신호전압은 저항(R2)에서의 전압증가에 따라 저항(R1)에서의 전압강하에 의하여 증가하여 제2트랜지스터(T2)의 베이스에서의 전압(E)은 저항(R2)(또는, R1)에서의 전압강하에 의해 증가된 음신호 전압에 상응한다. 다음에, 본 발명에 따른 회로에서, 두개의 트랜지스터(T1,T2)의 비선형 다이오드 통로가 자기 보상될 뿐만 아니라 만약 동일하게 크게 선정되었다면 저항(R1,R2)사이의 전압강하도 자기 보상된다. 이러한 방식에서, 제로 출력저항을 가진 임피던스 변환기가 구현될 수 있다. 만약 저항(R2)〈(R1)으로 선택되면, 양출력 저항이 유지되고, 만약 R2〉R1이 선택되면 음출력 저항이 된다.

제1도에 도시된 회로는 상보구조이다. 양 신호전압에 제공되는 회로의 절반부는 음신호 전압에 대한 상술한 회로의 절반부와 일치하며 대응 도면부호 ″′″로 부기된다.

예를들어 출력단자에 단락회로가 있는 경우에, 트랜지스터(T1,T2) 또는 (T3,T4)를 통하여 최대전류를 제한하는 각각의 제너다이오드(ZD1,ZD1′)는 공급전압(D+) 또는 (D-)와 전류미러의 트랜지스터(T3,T4)의 관련베이스 사이에 배치된다.

두개의 제2트랜지스터(T2,T2′)의 베이스 사이에 연결된 제너 다이오드(ZD2)는 두 트랜지스터(T2,T2′)의 특성커브에서 동작점을 결정한다. 두 트랜지스터(T4,T4′)의 콜레터와 연결된 저항(R5)은 정전류 보조통로를 형성하며 회로가 온될때 정전류를 인에이블시킨다.

제2(a)도는 제1도에서 실시된 기본회로를 도시한다. 가능한 동일한 두개의 트랜지스터(T3,T4)는 전류미러를 형성하고 서로 상보되도록 만들어진 트랜지스터(T1,T2)를 통하여 동일한 크기의 전류를 제공한다.

회로의 각 동작점에 대하여 원하는 결과를 얻기 위하여, 트랜지스터(T3,T4)의 특성 커브가 동일하여야 할 뿐만 아니라, 가능한한, 상보트랜지스터(T1,T2)의 특성커브도 동일하여야 한다. 따라서, 상기 회로는 트랜지스터쌍(T3,T4) 및 (T1,T2) 사이에 수평 대칭에 근거를 두고 있다. 이러한 대칭조건의 유지는 상보트랜지스터(T1,T2)에 대하여만 거의 가능하다.

제2(b)도는 입력 및 출력 트랜지스터가 어떻게 각각의 상보 다이오드 트랜지스터(T5,T6)에 의하여 보완되는지를 도시한다. 양쪽의 트랜지스터 및 다이오드 트랜지스터의 수평대칭에 대한 동일한 특성제어커브는 두개의 상이한 다이오드 통로의 연속결합에 의해 발생한다. 회로는 수평적으로 대칭이 되도록 만들어지며 충분히 정확한 트랜지스터의 구조에 의해 특성제어 커브 왜곡을 완전하게 보상할 수 있다.

제3도는 다른 기능적 원리에 근거한 제2도에 따른 회로의 개선예이다. 트랜지스터(T11,T12)는 제2도에 따른 회로에서의 트랜지스터(T1,T2)와 동일한 방식으로 서로 연결되어 있다. 트랜지스터(T13)는 제2도에서의 트랜지스터(T3)와 동일한 방식으로 트랜지스터(T11)의 콜렉터 에미터 통로와 직렬로 배치된다. 그러나 이와 대조하여, 트랜지스터(T14)는 트랜지스터(T13)의 극성과 다른 극성으로 형성되며 저항(R4)을 통하여 에미터 트랜지스터(T12)의 콜렉터에 연결되어 있다. 이러한 회로구조에 의하여, 수직구조가 이루어지는데, 트랜지스터(T11,T13)가 동일극성 즉 pnp 트랜지스터로 구성되고 트랜지스터(T12,T14)는 npn 트랜지스터로 구성되었기 때문이다. 제4도는 편의상, pnp 트랜지스터(T11,T13)가 공통칩위에 만들어져서 서로에 대하여 거의 동일한 특성 커브관계를 나타날 수 있다는 것을 명백히 한다. 유사한 방식으로, npn 트랜지스터(T12,T14)도 동일한 칩위에 만들어진다. 또한, 저항(R1,R2,R3,R4)은 쌍으로 동일하게 구성될 수 있어 완전하게 수직 대칭이 이루어진다. 이러한 회로의 동작원리는, 전류미러, 보다 정확히는 수직대칭이기 때문에 트랜지스터(T1,T2)를 통하여 흐르는 전류가 더 이상 동일한 필요가 없으며, 회로는 각각의 부분 통로에서 동일한 전압인 브리지형태에 영향을 받아서 기준전위에 대하여 얻어진 트랜지스터(T11)의 베이스에 존재하는 입력전압이 부하저항(L) 사이의 출력전압과 동일하게 된다. 따라서, 완전히 상이한 전류는 트랜지스터(T11~T14)의 비선형 특성 커브의 보상을 방해하지 않고 두개의 전류브랜치(T11,T13) 또는 (T12,T14)로 흐를 수 있다. 따라서, 제3 및 4도에 따른 회로는 상보구조 ″전류미러″를 이용하여 수직 대칭구조에 근거를 두는데, 수직 대칭구조에서 한쪽면에서 문제가 있지만 동일한 npn 트랜지스터는 다른면에서 동일단자만 문제가 있는 두개의 npn 트랜지스터(일반적으로 상이함)에 의하여 정확하게 보상된다.

제5(a)도는 실제적으로 제1도에 따른 회로구조에 일치하지만 제3도 및 제4도의 회로원리에 따른 회로를 도시한다. 주파수 종속 상호결합 보상은 제너다이오드(ZD1,ZD1′)와 병렬로 연결된 각각의 캐패시터(C1,C1′)에 의하여 영향을 받는다. 상보 임피던스 변환기는 두개의 트랜지스터(T15,T16) 또는 (T15′,T16′)로 형성된 전력 전류 미터에 의하여 전력전류를 공급받을 수 있으며 따라서 단순히 제어회로의 역할을 할 수 있다. 회로의 한 보조 전류회로에서의 전류소스(I1)는 초기에, 공급전압(Ub)를 스위칭 온 시킬때, 정전류가 회로내에 존재하도록 한다. 온 상태에서, 전류소스(I1)의 전류는 상보 전류미러(T13,T14; T13′,T14′)를 통하여 바이어스 전압소스(ZD2)로 흐른다.

제5(b)도는, 수직 대칭성을 저해하는, 상보전류미러의 정전류 상의 추가 부하를 제거할 수 있는 방법을 보여준다. 동일하게 가중된 두개의 전류소스(I2,I2′)는 전류를 직접 바이어스 전압 소스(ZD2)로 공급한다.

예를들어 단순 전항과 같은 작은 저임피던스 부품은 바이어스 전압소스(ZD2)에 이용될 수 있는데, 왜냐하면 여기에 제한 정전류 피트벡 루프가 있기 때문이다. 저항은 외부에서 전류소스(I2 또는 I1)을 통하여 공급되는 만큼의 전류를 흘릴 수만 있다. 저항 사이의 전압의 그 이상의 증가는 전체 회로의 상호 결합 효율을 낮추는 회로의 전류제거기와 결합된다. 이러한 프로세서는 정전류를 안정화시킨다.

오프셋 트리밍은 또한 전류소스를 통해 가능하다.

제5(c)도는 제2(b)도에 따라 구현될 수 있는 회로를 도시한다. 선형 저항은 전압전류관계에 대하여 비선형인 전계효과 트랜지스터 다이오드로 대체된다. 이러한 방법에서, 전압 종속저항은 특성커브와 그와 관련된 저항에 대하여 서로 유사하도록 이루어진다. 대칭은 유지된다. 비선형 저항을 사용하는 이유는 상보회로의 상부 및 하부 사이에 비대칭 전압과 전류부분이 있기 때문이다. 회로의 상부 및 하부에서 동일 회로내부 전압 스윕폭으로 신호변조하는 동안에, (예를들어) 회로의 상부에서 전류가 증가하는데, 이것은 전류감소에 대한 하부에서 발생되는 것보다 몇배 큰 크기이다. 상기 회로는 다이나믹하게 확장된 클래스 A에서 동작하며 따라서 특정 출력전력에 대하여 작은 정전류를 필요로 한다.

바이어스 전압소스(ZD2)는 회로의 정전류 제한 보조통로에서 다이오드 통로로 동작된다.

제5(d)도는 제5(b)도에 따른 회로에서 액티브서멀 결합 트랜지스터 바이어스 전압소스(T7,T8)을 도시한다. 바이어스 전압 트랜지스터 소스는 상보 트랜지스터의 두베이스 단자 사이의 전압에 의하여 제어되는 고전압 제어저항을 나타낸다. 과도한 정전류 또는 전류증가는, 초과량에 따라, 콜렉터 리드를 통하여 보조통로, 즉, 바이어스 전압소스로 전환된다.

거의 수직 대칭인 본 발명에 따른 회로는 모든 종류의 응용에 적합하다.

제6도는 그 회로가 제3도와 동일한 비결선모듈을 도시한다. 제2트랜지스터(T12,T13)의 에미터에 제1트랜지스터(T11,T14)의 공급전압단자(Ub)를 연결하는 것은 모듈의 외부단자 하나를 절감시킨다.

트랜지스터(T14)의 베이스 단자(Bp)는 npn 트랜지스터의 회로의 베이스로써 배선될 수 있다. 저항(R1)(EP)의 자유단에서 트랜지스터(T12)의 에미터 단자로 트랜지스터(T11)의 콜렉터(Cn) 및 베이스(Bn)(Cn)을 내부적으로 연결시킴으로써 그리고 트랜지스터(T13)의 에미터 단자로 저항(R3)의 끝쪽(En)에서 트랜지스터(T14)의 콜렉터(Cp)를 내부 연결시킴으로써, 이러한 두개의 내부연결점은 npn 트랜지스터의 에미터 및 콜렉터를 형성한다.

유사한 방식으로 제6도에 따른 모듈은 pnp 트랜지스터로 사용될 수 있는데, 이러한 목적을 위해, 트랜지스터(T11)의 베이스(bn)는 베이스 입력으로 이용될 수 있다.

제6도에 따른 유니버셜 구조의 다른 단자는 보상 및 트리밍 목적에 이용될 수 있다.

제7(a)도 내지 제7(d)도는 수직대칭인 모듈에 대한 여러가지 혼합조립체를 도시한다.

제7(d)도는 출력회로에 저항을 추가하지 않고 대응전계효과 트랜지스터(FT11 내지 FT14)를 이용한 MOSFET 기술로 만든 대응 모듈을 도시한다. 이것은 트랜지스터의 높은 내부저항이 충분하게 제공되고 두개의 트랜지스터(FT11,FT13)의 특성곡성을 충분히 동일하게 한다.

수직대칭조건하에서, 서로 직렬로 연결된 증폭기 모듈의 동일함에만 연관되기 때문에, 제6도에 따른 유니버셜 모듈은 하이브리드기술을 이용하여 복잡하지 않게 실행될 수 있으며 하이브리드 기술에 의하여, 예를들면, 두개의 전계효과 트랜지스터(FT11 및 FT13)은 하나의 모듈로 두개의 쌍극 트랜지스터(T12,T14)와 통합된다.

제8(a)도 및 제8(d)도는 여러가지 전력 트랜지스터의 응용을 나타내는데, 여기서 유니버셜회로는 그 자체가 비선형으로 동작하는 전력전류소스 및 전력 에미터 또는 소스폴로어에 대한 제어전압 비강조에 대한 제어단 역할을 한다.

pnp 및 npn 기술을 이용하는 두개의 특수 트랜지스터 회로는 제9도 및 제10도에 도시되어 있다. 두개의 회로는 단순히 트랜지스터(T11 내지 T14)의 상보구조에 의하여 서로 상이하다. 이것들은 합성 선형 트랜지스터 등가 구조를 형성한다.

제11도는 집적회로의 실시예로써 제6도에 도시된 유니버셜 구조를 도시하는데, 집적회로는 보호다이오드로써 대칭으로 배치된 제너다이오드(ZD1,ZD3)를 포함한다.

제11도에 따른 회로의 상보 이중구조는 미리 배선되지 않은 제12도에서 도시된 회로를 유도하며 20단자를 이용할 수 있다. 단자수는, 본래 내부사전 배선에 의하여 쉽게 감소될 수 있다.

제6도 내지 제12도에 도시된 구조는 보편적으로 이용할 수 있으며 외부결선에 따라 여러가지로 응용될 수 있다. 따라서 특히, 출력전압 무손실 트랜지스터를 구현할 수 있는데, 이것은 제3도 및 제4도에 따른 수직대칭을 유지함으로써 특성커브 및 온도에 대하여 충분히 보상된다. 이런 형태의 모듈을 이용한 응용, 및 그 장점은 더이상 설명하지 않아도 추론할 수 있다.

트랜지스터(T13,T14)가 달링톤 회로로 구성되어 고전력 목적에 적합하게 되므로써, 전력 트랜지스터로써 제9도 및 제10도에 따른 트랜지스터를 쉽게 만드는 것이 직접 가능하다. 따라서, 감소된 내부 베이스 전류를 유도하는 완전한 달링톤 구조를 만들기 위하여 달링톤 회로로써 트랜지스터(T11,T12)를 구성하는 것이 가능하다.

제13도는 합성 트랜지스터 등가회로를 도시하는데 이것은 제3도에서의 원리로 도시된 것과같이 변환기 회로로 만들어진다. 이것은 트랜지스터(T11)의 베이스에서의 베이스 단자(B)와 콜렉터에서의 에미터 단자(E)를 형성한다. 콜렉터 단자(C)는 다른 전류미러(T15,T16)에 의하여 변환기 회로와 분리된다. 공급전압(UB)은 특수단자를 통하여 전류미러에 공급된다. 따라서 그에 의한 단자(B,E,C)를 가진 트랜지스터 구조는 모든 세단자(B,E,C)에서 점전압전위를 동일하게 정하게 된다.

제14도는 단자(B,E,C)를 가진 트랜지스터 등가구조를 도시하며, 여기서 전류 평형화는 트랜지스터(T14)와 함께 전류미러를 형성하는 트랜지스터(T16′)에 의해 영향을 받는다. 트랜지스터(T14)는 두개의 전류미러(T13,T14) 및 (T14,T16′)에 이중으로 이용되다. 변환기 회로에 대한 용량성 콜렉터 피드벡은 트랜지스터(T16′)의 콜렉터 베이스 캐패시턴스를 통하여 발생하다.

제13도 및 제14도에 도시된 모듈은 전압을 증폭할 수 있으며, 여기서 증폭된 전압은 전위와 동일전위로 유도될 수 있어 다수의 단이 연이어 직접 연결될 수 있다.

Claims

입력 신호가 그 베이스에 인가될 수 있는 제1트랜지스터(T1,T1′;T11,T11′;FT11)와 ; 상기 제1트랜지스터(T1,T1′;T11,T11′,FT11)와 상보적이고, 그 베이스가 상기 제1트랜지스터(T1,T1′;T11,T11′;FT11)의 에미터에 접속되어 있고, 그 에미터가 제1저항(R1)을 통하여 출력 단자(B)에 접속되어 있는 제2트랜지스터(T2,T2′;T12,T12′;FT12)와; 상기 두 트랜지스터(T1,T1′;T11,T11′;ET11;T2,T2′;T12,T12′;ET12)의 에미터 콜렉터 경로를 통해 흐르는 전류를 제어하는 전류 공급 회로(T3,T4;T3′;T4′;T13,T14;T13′,T14′;FT13,FT14)를 포함하는 변환기 회로에 있어서, 제2저항(R2,R2′)은 상기 제1트랜지스터(T1,T1′;T11,T11′;FT11)의 에미터에 접속되어 있고, 상기 제1트랜지스터(T1,T1′;T11,T11′;FT11)의 콜렉터 에미터 전류는 상기 제2저항을 통과하고, 상기 제2저항을 통하여 상기 제1트랜지스터(T1,T1′;T11,T11′;FT11)의 콜렉터-에미터 전류가 흐르고, 상기 제1저항을 통해 상기 제1트랜지스터(T1,T1′;T11,T11′;FT11)의 에미터가 상기 제2트랜지스터(T2,T2′;T12,T12′;FT12)의 베이스에 접속되는 것을 특징으로 하는 변환기 회로.
제1항에 있어서, 상기 제2저항(R2,R2′) 및 상기 제1저항(R1,R1′)은 다이오드로써 접속된 상보 트랜지스터(T5,T6;T5′;T6′)에 의하여 직렬로 각각 보강되는 것을 특징으로 하는 변환기 회로.
제1항 또는 제2항에 있어서, 상기 전류 공급 회로는 베이스가 함께 접속되어 있는 두개의 트랜지스터(T3,T4;T3′,T4′;T13,T14;T13′,T14′;FT13,FT14)를 가진 전류 미러를 포함하며, 상기 전류 미러의 트랜지스터는 각각 그에 할당되어 동일 전류가 흐르는 제1 또는 제2트랜지스터(T1,T1′;T11,T11′;FT11;T2,T2′;T12,T12′;FT12)와 동일한 극성을 나타내는 것을 특징으로 하는 변환기 회로.
제3항에 있어서, 각각 동일 전류가 흐르는 상기 두 트랜지스터는 공통 기판 위에서 유사한 이중 트랜지스터로써 형성되며, 서로 대칭적으로 방향이 정해진 모든 트랜지스터는 공통 기판 위에 형성되는 것을 특징으로 하는 변환기 회로.
제4항에 있어서, 상기 제2저항(R2,R2′)은 상기 제1저항(R1,R1′)과 관련하여 값이 정해지고, R1〉R2이면 양의 출력 저항이 되고, R1〈R2이면 음의 출력 저항이 되고, R1=R2이면 제로 출력 저항이 되며, 상기 전류 미러의 저항(R3,R4;R3′,R4′)은 서로 관련되어 값이 정해져서 출력 저항을 결정하며, 동일 전류가 수직적으로 통과하는 저항(R1,R4;R2,R3)은 서로 관련되어 값이 정해져서 출력 저항을 결정하는 것을 특징으로 하는 변환기 회로.
제5항에 있어서, 축 대칭 저항은 동일 특성 곡선을 가진 비선형 전압 종속 저항이며, 상기 대칭축의 저항은 교락되어 있는 것을 특징으로 하는 변환기 회로.
제6항에 있어서, 정전류를 설정하는 바이어스 전압 소스(ZD2)는 서로 역인 제2트랜지스터(T2,T2′;T12,T12′;FT12)의 베이스 사이에 배치되며, 정전류를 설정하는 상기 바이어스 전압 소스는 제한 정전류 보조 경로에서의 선형 저항이며, 제한 정전류 보조 통로에서의 전압 종속 저항이며, 액티브 바이어스 전압 소스는 정전류 피드벡 경로를 형성하며, 상기 바이어스 전압 소스(ZD1,ZD1′)는 회로에 직접 열적으로 접속되며, 트랜지스터(T2,T2′;T12,T12′;FT12)의 베이스 및 에미터 저항 사이에 접속되어 전력 소모를 제한하는 것을 특징으로 하는 변환기 회로.
제6항 또는 제7항에 있어서, 상기 정전류는 회로의 전류 보조 경로에서의 전류 소스에 의해 초기화되며, 두 공급 전압측으로부터의 동일한 크기를 가진 두 개의 추가 전류소스에 의해 초기화되며, 조절 가능한 전류 소스에 의해 결정되는 것을 특징으로 하는 변환기 회로.
제8항에 있어서, 공급 전압(UB)은 전류 평형 회로(T15,T16;T13,T16)을 통하여 유입될 수 있으며, 상기 전류 평형 회로는 전류 미러에 의해 형성되며, 상기 트랜지스터의 구조의 콜렉터 단자(C)는 상기 전류 평형 회로(T15,T16;T13,T16)를 통해 전압에 대하여 분리되며, 상기 컨버터 회로는 상보 변환기 회로로써 구성되는 것을 특징으로 하는 변환기 회로.
제9항에 있어서, 각각이 경우에 트랜지스터 단자(B,E,C,Ub)를 가진 합성 선형 트랜지스터 등가 구조를 형성하며, 트랜지스터(Ub) 및 (E)가 접속되는 것을 특징으로 하는 변환기 회로.
제10항에 있어서, 상기 제2저항 및 상기 전류 미러의 관련 트랜지스터와 함께 상기 제1트랜지스터는 같은 극인 두 트랜지스터와, 중간 접속 저항 및 상기 전류 미러의 관련 트랜지스터와 함께 상기 제2트랜지스터에서 역으로 구현된 중간 접속 저항을 가진 구조를 형성하며, 그 값이 상기 제1저항(R1,R1′)에 상응하는 각각의 저항은 브리지의 각 아암에 추가적으로 접속되며, 4개의 유사 구조는 브리지같이 연결되어 있고, 서로 역인 상기 각각의 두개의 구조는 브리지의 아암에 연속적으로 접속되어 형성되며, 상기 트랜지스터 구조는 기준 ″합성 선형 트랜지스터″, 즉 ″SLT″를 가진 유니버셜 트랜지스터 등가 구조를 형성하는 것을 특징으로 하는 변환기 회로.