KR20010074941A - 전자 회로 - Google Patents

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KR20010074941A
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필립피레이몬드에이
톰슨존
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에를링 블로메, 타게 뢰브그렌
텔레폰아크티에볼라게트 엘엠 에릭슨
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Abstract

본 발명은 전자 회로에 관한 것이며, 특히 입력 공통 모드 전압에 무관한 출력 공통 모드 전압을 가지며, 일정한 차동 신호 이득을 갖는 레벨 시프팅 회로의 실시예에 관한 것이다. 그 회로는 제 1 전압 공급 레일에 기준되는 제 1 및 제 2 입력 전압을 수신하며, 제 1 입력 단자(2)에 각각 접속된 제 1 및 제 2 저항(6, 18) 및 제 2 입력 단자(4)에 각각 접속된 제 3 및 제 4 저항(20, 10)을 가지며, 상기 제 2 및 제 3 저항(18, 20)은 동일한 저항값을 갖는다. 제 1 저항(6)은 또한 제 1 출력 단자(23)에 접속되고, 제 4 저항(10)은 또한 제 2 출력 단자(24)에 접속되며, 제 2 및 제 3 저항(18, 20)은 또한 기준 노드(16)에서 모두 접속된다. 제 1 전류원(8)은 제 1 저항(6)을 통하여 전류(i1)를 도출하고, 제 2 전류원(12)은 제 4 저항(10)을 통하여 전류(i2)를 도출하며, 제 3 전류원(14)은 제 2 및 제 3 저항 (18, 20)과 기준 노드(16)를 통하여 전류를 도출하며, 기준 노드에서 제 2 전압 공급 레일에 기준되는 기준 전압(Vref)을 설정한다. 제 1 및 제 4 저항(6, 10)과 제 1 및 제 3 전류원(8, 14)은 제 1 및 제 4 저항(6, 10) 양단의 전압 강하가 동일하도록 된다.

Description

전자 회로 {ELECTRONIC CIRCUIT}
전류 모드 논리(CML) 회로에서, 전압은 통상적으로 최대의 정 공급 전압으로부터 기준된다. 그러나, 그러한 디지털 CML 회로에 접속된 아날로그 회로는 부 공급 전압에 기준된 자신의 임계 전압을 가질 수 있다. 결과적으로, 디지털/아날로그 인터페이스에서, 두 전압 공급 레일 사이의 신호 레벨을 시프팅하는 회로가 필요로된다.
JP-A-5-315936에는 입력 신호가 제 1 NPN 트랜지스터의 베이스에 인가되는 레벨 시프팅 회로가 공표되어 있다. 이 제 1 트랜지스터의 이미터는 제 2 NPN 트랜지스터의 컬렉터 단자에 접속되며, 또한 저항을 통하여 제 2 NPN 트랜지스터의 베이스에 접속된다. 이 제 2 트랜지스터의 베이스는 제 1 전류원 회로를 통하여 접지에 접속되지만, 이 제 2 트랜지스터의 이미터 단자는 제 2 전류원 회로를 통하여 접지에 접속되며, 제 2 트랜지스터의 이미터 단자는 또한 회로 출력의 역할을 한다.
JP-A-6-260925에는 차동 입력 전압을 수신하기 위한 제 1 및 제 2 입력 단자가 제 1 및 제 2 NPN 트랜지스터의 베이스에 접속되는 부가적인 레벨 시프트 회로가 공표되어 있다. 이러한 트랜지스터의 컬렉터 단자는 모두 접속되고, 이미터 단자는 차동 출력 전압을 수신하는 각각의 출력 단자에 접속된다. 이러한 트랜지스터의 이미터는 각각의 저항을 통하여 전류 미러 회로 각각의 절반에 접속된다.
본 발명의 목적은 바람직한 실시예에서, 일정한 차동 신호 이득을 유지할 수 있으며, 공급 전압 및 입력 공통 모드 전압에 무관한 고정된 출력 공통 모드 레벨을 제공할 수 있는 레벨 시프팅 회로를 제공하는 것이다.
본 발명은 전자 회로 특히, 레벨 시프팅 회로에 관한 것이며, 특히 가령, 회로에서 정레일(positive rail)로부터 부레일(negative rail)로 전류 모드 논리 신호의 레벨 시프팅과 같은 아날로그 신호 레벨 시프팅을 달성하기 위한 회로에 관한 것이다.
도 1은 본 발명에 따른 회로의 동작 원리를 도시한 회로도.
도 2는 본 발명에 따른 회로를 나타내는 또다른 도면.
도 3은 본 발명에 따른 대안적인 회로를 도시한 또다른 도면.
도 4는 도 3 회로의 구성요소를 나타내는 도면.
도 5는 본 발명의 실시예를 나타내는 또다른 회로도.
도 6은 본 발명의 대안적인 실시예를 나타내는 또다른 회로도.
도 7은 본 발명의 또다른 대안적인 실시예를 나타내는 또다른 회로도.
도 8은 본 발명의 또다른 대안적인 실시예를 도시한 회로도.
도 9는 본 발명의 특히 바람직한 실시예를 도시한 회로도.
본 발명의 바람직한 양상에 따라서, 제 1 및 제 2 입력 단자는 제 1 및 제 4 저항을 거쳐 제 1 및 제 2 출력 단자에 각각 접속된다. 제 1 및 제 2 입력 단자는 또한 각각 제 2 및 제 3 저항을 거쳐 기준 노드에 접속되며, 그 노드에서는 기준 노드로부터 입력 단자가 기준되는 상이한 공급 레일과 관련된 규정 기준 전압이 나타난다. 제 3 및 제 4 저항은 동일한 저항값을 갖는다. 제 1 및 제 4 저항을 통하여 그리고 기준 노드로부터 그 공급 레일로 전류를 도출하기 위한 수단이 제공된다. 이러한 전류 도출 수단, 및 네 개의 저항의 저항값은 제 1 및 제 4 저항 양단의 전압 강하가 동일하도록 선택된다. 이것은 출력 전압이 제 2 전압 공급 레일에 기준되는 장점을 갖는다.
이러한 구성요소들은 입력 전압이 동일한 평형 조건에서, 모든 네 개의 저항양단의 전압 강하가 동일하도록 선택된다.
이것은 회로가 입력으로부터 출력까지 일정 이득을 갖는다는 장점을 갖는다.
도 1은 본 발명에 따른 레벨 시프팅 회로의 동작 원리를 도시하고 있다. 정전압원에 의해 기준된 입력 전압(V1 및 V2)은 제 1 및 제 2 입력 단자(2, 4) 각각에 인가된다. 제 1 입력 단자(2)는 저항(6) 및 전류(I1)를 도출하는 제 1 제어 전류원 (8)을 통하여 접지 또는 다른 부 공급 레일에 접속된다. 제 2 입력 단자(4)는 제 2 저항(10) 및 전류(I2)를 도출하는 제 2 제어 전류원(12)을 통하여 동일한 부 공급 레일에 접속된다.
저 저항의 기준(14)이 또한 부 공급 레일에 접속되어 부 공급 레일에 관련된기준 전압(Vref)을 노드(16)에서 설정하며, 부가적으로 노드(16)로부터 부 공급 레일로 전류를 도출하도록 작용한다. 입력 단자(2)는 제 3 저항(18)을 통하여 노드 (16)에 접속되며, 입력 단자(4)는 제 4 저항(20)을 통하여 노드(16)에 접속된다.
제 1 출력 단자(22)는 제 1 저항(6) 및 제 1 전류원(8) 사이의 노드(23)에 접속되며, 제 2 출력 단자(24)는 제 2 저항(10) 및 제 2 전류원(12) 사이의 노드 (25)에 접속된다.
구성요소를 적절하게 선택함으로서, 제 1 전류원(8)에 의해 도출된 전류 (I1), 제 2 전류원(12)에 의해 도출된 전류(I2), 및 저 저항 기준(14)에 의해 도출된 전류는 그들 사이의 공지된 관계를 갖도록 선택될 수 있다. 가령, 그것들은 공지된 비율로 존재할 수 있다. 그리고 나서, 결과적으로, 출력 단자(22, 24) 상의 출력 전압이 노드(16)에서 기준 전압(Vref)을 기준하여 규정되므로 부 공급 레일을 기준하여 규정되지만, 또한 단자(22, 24)에서 출력 전압 및 입력 단자(2, 4)에서 입력 전압(V1, V2) 사이에 공지된 관계가 존재한다.
도 2는 도 1보다 조금 더 상세한 버젼이며, 이 도면에서 동일한 구성요소에는 동일한 참조 번호가 사용되었다. 도 2의 회로에서, 제 1 및 제 2 저항(6, 10)은 동일한 저항값 (R)을 갖도록 선택되지만, 제 3 및 제 4 저항(18, 20)은 저항값 (2R), 즉 저항(6, 10)의 저항값의 두 배를 갖도록 선택된다. 전류원(8, 12) 및 기준 전압원(14)은 Ia + Ib로 언급되는 동일한 전류를 도출하도록 선택되며, 여기서 Ia는 제 3 저항(18)을 통과하는 전류로 규정되며, Ib는 제 4저항(20)을 통과하는 전류로 규정된다.
단자(2)에서 입력 전압은 정 공급 전압을 기준하여 규정되며, 여기서 트랜지스터(26)는 정 공급 레일(도시되지 않음)에 직접적으로 또는 간접적으로 접속된 자신의 컬렉터 단자를 가지며, 바이어스 전압(Vbias)은 트랜지스터(26)의 베이스에 접속되며, 트랜지스터(26)의 이미터 단자는 단자(2)에 접속된다. 트랜지스터(28)는 유사하게 정 공급 레일(도시되지 않음) 및 제 2 입력 단자(4) 사이에 접속되며, 트랜지스터(28)의 베이스에 인가된 전압은 바이어스 전압(Vbias)(+/- △V)과 동일하다. 입력 단자(2, 4)에 인가된 전압은 각 경우에 있어서 베이스-이미터 전압에 의해 그 입력 단자에 접속된 트랜지스터의 각각의 베이스 단자에 인가된 전압과 상이하며, 만약 이것들이 동일하도록 선택된 경우, 입력 단자(2, 4)에서 전압은 제 1 근사치에 +/- △V만큼 상이할 것이다.
그러므로, 도 1의 회로에서와 같이, 출력 단자(22, 24)에서 출력 전압은 대략 기준 전압(Vref)과 일치될 것이며, 이러한 출력 전압(Vout-및 Vout+) 사이의 차이는 +/- △V가 될 것이다.
그러므로, 그 회로는 공통 모드 입력 전압 및 공급 전압에 무관하게 정 레일로부터 부 레일로 레벨 시프트를 제공하며, 일정한 차동 이득을 발생시킨다.
도 3은 도 1의 회로와 유사한 회로를 도시한 것이며, 이 회로가 사용되어 싱글 엔드(single end) 출력을 제공하도록 한다. 도 1 회로의 구성요소와 동일한 참조 번호를 갖는 구성요소는 동일한 기능을 가지며, 이하에 더 기술되지 않을 것이다. 차동 증폭기(30)에 제공된 회로로부터의 출력은 싱글 엔드된다. 그러므로, 증폭기(30)의 한 입력 단자는 기준 전압(Vref)으로 유지되는 노드(16)로부터 공급받지만, 다른 입력 단자는 저항(10)과 전류원(12)을 접속시키는 노드(25)로부터 공급받는다. 이 노드에서 전압(V(32))은 V(32)=Vref + 1/2(V2-V1)에 의해 제공된다.
그러므로, 비록 이 회로가 이용가능한 제 1 및 제 2 출력을 가질지라도, 증폭기(30)에 공급된 신호는 기준 노드(16) 및 다른 출력 단자(23, 25)중 하나만으로부터 취하여진다.
도 4는 도 1과 3에 도시된 저 저항 기준(14)의 형태 및 전류원(8, 12)과의 관계를 도시한 것이다. 이 실시예에서, 전류원은 NPN 트랜지스터이며, 이 트랜지스터의 베이스가 모두 접속되어 그것들이 도출한 전류가 (그것들이 동일한 경우에) 그것들의 이미터 영역과 동일한 비율로 존재하도록 한다. 기준 전압 (Vref)은 또한 트랜지스터(14) 양단의 전압 강하에 의해 설정된다.
도 5는 본 발명에 따른 부가적인 회로를 도시한 것이며, 이 회로는 보다 정밀하지는 않지만 가령, 전류 모드 논리 디지털-대-아날로그 인터페이스와 같은 다양한 목적을 위해서는 만족스럽다. 다시, 도 1, 2 및 3에 도시된 회로의 구성요소와 동일한 기능을 갖는 이 회로의 구성요소는 동일한 참조 번호를 가지며, 이하에 더 기술되지 않을 것이다. 도 5의 회로에서, 입력 전압(Vin+및 Vin-)은 NPN 트랜지스터(50, 52) 각각의 베이스 단자에 인가되며, 트랜지스터(50, 52)의 컬렉터 단자는 정 공급 레일(54)에 공통으로 접속된다. 트랜지스터(50)의 이미터 단자는 단자(2)에 접속되며, 트랜지스터(52)의 이미터 단자는 단자(4)에 접속된다. 상술된전류원 및 전압 기준은 본 발명의 이 실시예에서, 세 개의 정합된 NPN 트랜지스터(56, 58, 60) 및 세 개의 저항(62, 64, 66)에 의해 제공된다. 트랜지스터(56, 58, 60)의 베이스 단자는 공통으로 접속되어 트랜지스터들은 정합된다. 트랜지스터(56)의 컬렉터 단자는 출력 단자(22)에 접속되고, 트랜지스터(60)의 컬렉터 단자는 출력 단자(24)에 접속되며, 트랜지스터(58)의 컬렉터 단자는 기준 전압 노드(16)에 접속된다. 더구나, 트랜지스터(58)의 베이스 및 컬렉터 단자는 모두 접속된다. 제 1 저항(62)은 트랜지스터(56)의 이미터 단자와 접지 사이에 접속되고, 제 2 저항(64)은 트랜지스터(58)의 이미터 단자와 접지 사이에 접속되며, 제 3 저항(66)은 트랜지스터(60)의 이미터 단자와 접지 사이에 접속된다. 저항(62, 64 및 66)은 동일한 저항값을 갖도록 정합된다.
그러므로, 트랜지스터(56, 58, 60)의 베이스 전압이 동일하도록 제한되기 때문에, 그리고 이러한 트랜지스터의 이미터 단자가 동일한 저항을 통하여 접지에 접속되기 때문에, 트랜지스터(56, 58, 60)를 통해 도출된 전류는 동일하다. 그러므로, 저항(6)과 트랜지스터(56)를 통과하는 전류는 (I1)으로 규정되며, 저항(18)을 통과하는 전류는 (I2)로 규정되며, 저항(20)을 통과하는 전류는 (I3)로 규정되며, 저항(10)과 트랜지스터(60)를 통과하는 전류는 (I4)로 규정되며: I1= I2+ I3= I4.
도 2의 회로에서와 같이, 트랜지스터(56, 58, 및 60)를 통과하는 전류는 동일하고, 저항(18, 20)은 저항(6, 10)의 저항값의 두배인 저항값을 가지며, 입력 단자(2, 4)와 출력 단자(22, 24) 사이의 차동 신호 이득은 일정하며, 출력 신호는 노드(16)에서 대략 기준 전압과 일치된다. 도 5의 회로에서, 이것은 저항(64) 양단의 전압 강하 더하기 트랜지스터(58)의 베이스-이미터 전압과 동일하다. 그러므로, 노드(16)에서 기준 전압(Vref)은 저항(62, 64, 66)에 대한 값을 적절하게 선택함으로써 설정될 수 있다.
그러므로, 그 회로는 공통 모드 입력 레벨에 무관한 공통 모드 출력 레벨을 갖는 레벨 시프팅을 제공한다.
도 5에 도시된 실행은 단지 NPN 트랜지스터만을 사용하며, 이것은 그 장치가 특히 고 주파수 적용에 매우 적합하다라는 것을 의미한다라는 것이 주의되어야만 한다. 그러나, 가령, 부 공급 레일로부터 정 공급 레일로의 시프팅을 위하여 PNP 트랜지스터를 사용하거나 바이폴러 트랜지스터보다는 차라리 CMOS 트랜지스터, 또는 BiCMOS를 사용하는 실행이 가능하다는 것이 명백해질 것이다.
도 6은 본 발명의 대안적인 실시예를 도시한 회로도이며, 그 회로도에서 다시, 도 5의 회로의 구성요소와 동일한 기능을 갖는 구성요소는 도 5에서와 같은 동일한 참조 번호를 갖는다. 도 6의 회로에서, 저항(62, 64, 및 66)은 노드(16)에서 기준 전압(Vref)이 트랜지스터(58)의 베이스-이미터 전압과 동일하도록 하기 위하여 제거된다.
더구나, 저항(6, 10)을 통하여 각각 전류를 도출하는 트랜지스터(68, 70)는 트랜지스터(58)의 이미터 에어리어보다 두 배만큼 큰 이미터 에어리어를 갖는 NPN 트랜지스터로 대체되었다. 도 5의 회로에서와 같이, 트랜지스터(58, 68, 70)의 베이스-이미터 전압이 동일하게 유지되기 때문에, 이것은 트랜지스터(68, 70)를 통하여 도출된 전류가 트랜지스터(58)를 통하여 도출된 전류의 각각 두 배라는 것을 의미한다. 대응적으로, 저항(18, 20)은 도 5의 회로에서 저항(18, 20)의 저항값의 두 배인 저항값, 즉 저항(6, 10)의 저항값을 네 배인 저항값을 갖는다. 결과적으로, 저항(6)을 통과하는 전류는 (I5)라고 일컬어지고, 저항(18)을 통과하는 전류는 (I6)라고 일컬어지고, 저항(20)을 통과하는 전류를 (I7)이라고 일컬어지고, 저항(10)을 통과하는 전류는 (I8)라고 일컬어지며: I6+ I7= 1/2 I5= 1/2 I8.
그러나, 저항(6, 10) 양단의 전압 강하가 여전히 동일하고, 변경된 저항값의 견지에서, 저항(18, 20) 양단의 전압 강하의 합계는 저항(6, 10)의 전압 강하의 합계와 여전히 동일하다. 참으로, 평형 입력 조건에서, 입력 전압이 동일할때, 모든 네 개의 저항 양단의 전압 강하는 동일하다. 이것이 그 회로가 여전히 차동적인 일정 이득을 갖는다는 것을 보증한다.
트랜지스터(58, 68, 70)가 자신을 통하여 도출된 각각의 전류가 어떤 다른 관계가 존재하도록 선택된 경우, 저항(6, 10, 18, 20)의 저항값은 일정한 차동 신호 이득을 유지하도록 하거나, 필요할때, 소망된 차동 신호 이득을 달성하도록 하기 위해 조절될 수 있다.
그러므로, 그 회로는 공통 모드 입력 레벨에 무관한 공통 모드 출력 레벨을 갖는 레벨 시프팅을 제공한다.
도 7은 본 발명에 따른 대안적인 회로를 도시한 것이며, 그 회로에서 출력 전압은 앞선 실시예에서 도시된 경우인 정 공급 레일로부터 부 공급 레일로 시프팅되기보다는 차라리 부 공급 레일로부터 정 공급 레일로 시프팅된다. 그러므로, 도 7의 회로에서, 입력 전압(V1 및 V2)은 각각의 입력 PNP 트랜지스터(80, 82)의 베이스 단자에 제공되며, 트랜지스터(80, 82)의 컬렉터 단자는 부 공급 레일에 접속된다. 트랜지스터(80)의 이미터 단자는 저항(84) 및 전류원(86)을 통하여 정 공급 레일(88)에 접속되며, 트랜지스터(82)의 이미터 단자는 저항(90) 및 전류원(92)을 통하여 정 공급 레일(88)에 접속된다. 더구나, 기준 전압(Vref)은 기준 전압원 및 전류원(96)에 의해 노드(94)에서 설정된다. 트랜지스터(80)의 이미터 단자는 저항(96)을 통하여 노드(94)에 접속되고, 트랜지스터(82)의 이미터 단자는 저항(98)을 통하여 노드(94)에 접속된다. 제 1 출력 단자(100)는 저항(84) 및 전류원(86) 사이에 접속되며, 제 2 출력 단자(102)는 저항 (90) 및 전류원(92) 사이에 접속된다.
가령, 도 2의 실시예에서와 같이, 전류원(86, 92, 96) 모두는 동일한 전류 (Ic + Id)를 도출하며, 그 Ic는 저항(96)을 통과하는 전류이고, Id는 저항(98)을 통과하는 전류이다.
그러므로, 이 회로는 설정될 수 있는 대략 기준 전압과 일치된 출력 전압을 제공하며 일정한 차동 신호 이득을 갖는다는 점에 있어서 도 2의 회로와 비슷한 특성을 가지지만, 도 2에 도시된 것과 반대로 이 경우에서, 출력 전압은 입력 전압이 부 공급 레일을 기준할때 정 공급 레일을 기준한다.
도 8은 본 발명에 따른 부가적인 회로의 회로도이다. 앞선 회로들과 같이, 이 회로는 입력 신호 레벨을 정 공급 레일로부터 부 공급 레일로 시프트하기 위한것이다. 도 8의 회로는 도 5의 회로에 근거하지만, 도 5의 다양한 임의의 변경이 적절한 환경에서 수행될 수 있다.
특히, 그 회로는 저항(6)과 병렬로 접속된 제 1 커패시터(104), 및 저항(10)과 병렬로 접속된 제 2 커패시터(106)를 포함한다. 이러한 커패시터는 그 장치의 고 주파수 성능을 개선하며, 순간 응답을 개선하여 입력 신호 레벨로 변화시킨다. 커패시터의 적절한 커패시턴스값은 필요한 성능에 따라서 선택될 수 있다.
또한, NPN 트랜지스터(108)는 정 공급 레일(54)에 접속된 컬렉터 단자, 노드 (16)에 접속된 베이스 단자, 그리고 트랜지스터(56, 58, 60)의 베이스 단자에 접속된 이미터 단자를 갖는다. 이것은 트랜지스터(108)의 베이스-이미터 전압에 의해 노드(16)에서 기준 전압을 증가시키는 효과가 있다. 어떤 회로에서, 이것은 전류원 (114)을 위하여 충분한 헤드룸(headroom) 제공하기 위하여 필요로될 수 있다. 더구나, 트랜지스터(108)는 회로의 정확도를 증가시키는 β헬퍼(β helper)로 동작한다.
레벨 시프팅 회로 출력 단자(22, 24)로부터의 각각의 출력 전압(Vout+및 Vout-)은 트랜지스터(110 및 112)의 베이스 단자에 각각 인가되며, 트랜지스터(110, 112)의 이미터 단자들은 공통으로 전류원(114)을 통하여 부 공급 레일에 접속된다. 그리고 나서, 필요한 차동 출력 전류는 이러한 두 트랜지스터의 컬렉터 단자(116, 118) 상에 나타난다.
도 9는 본 발명에 따른 부가적인 회로를 도시한 것이며, 이 회로는 도 8의회로를 근거하지만, 도 8의 부가적인 임의의 변경을 포함하며, 도 8 회로의 특성에 대응하는 동일한 기능을 갖는 도 9 회로의 특성은 동일한 참조 번호에 의해 표현되며, 이하에 더 기술하지 않을 것이다.
도 9의 회로에서, 전류원(120)은 트랜지스터(108)의 이미터 단자와 부 공급 레일 사이에 접속되며, 이것은 트랜지스터(108)의 베이스-이미터 전압을 규정함으로써 노드(16)에서 기준 전압을 부가적으로 변경한다. 그 전류원이 유용하게 설정되어 전류원(126)에 의해 도출된 전류에 고정 비율로 존재하는 전류를 도출하도록 하며, 그 회로의 선택된 온도 계수를 규정하도록 한다.
더구나, 회로의 출력 측 상의 트랜지스터에 공급될 수 있는 부하 전류를 감소시키기 위하여, 각각의 단자(22, 24) 상의 레벨 시프팅 회로로부터의 출력 전압 (Vout+및 Vout-)은 달링톤 구성 NPN 트랜지스터(122, 124)의 각각의 베이스 단자에 공급되며, 트랜지스터(122, 124)의 컬렉터 단자는 정 공급 레일(54)에 접속된다. 트랜지스터(122)의 이미터 단자는 전류원(126)을 통하여 부 공급 레일에 접속되며, 트랜지스터(128)의 베이스 단자에 접속된다. 트랜지스터(124)의 이미터 단자는 전류원(130)을 통하여 부 공급 레일에 접속되며, NPN 트랜지스터(132)의 베이스 단자에 접속된다. 트랜지스터(128, 132)의 이미터 단자는 전류원(134)를 통하여 부 공급 레일에 접속되며, 트랜지스터(128, 132)의 각각의 컬렉터 단자는 각각의 차동 출력 단자(136, 138)를 형성한다.
그러므로, 한 전압 공급 레일로부터 대향되는 공급 레일로 입력 신호의 레벨시프팅을 제공하며, 유용한 실시예에서, 공급 전압 및 입력 공통 모드 전압에 무관하게 제어가능한 공통 모드 출력 레벨을 갖는 일정한 차동 신호 이득을 허용하는 회로가 공표되어 있다.

Claims (8)

  1. 제 1 및 제 2 전압 공급 레일을 갖는 레벨 시프트 회로로서,
    (a) 제 1 전압 공급 레일에 기준되는 제 1 입력 전압을 수신하기 위하여 접속되는 제 1 입력 단자와,
    (b) 제 1 전압 공급 레일에 기준되는 제 2 입력 전압을 수신하기 위하여 접속되는 제 2 입력 단자와,
    (c) 각각의 제 1 및 제 2 단자를 각각 갖는 제 1 및 제 2 저항으로서, 각각의 제 1 단자가 상기 제 1 입력 단자에 접속되는, 상기 저항과
    (d) 각각의 제 1 및 제 2 단자를 각각 갖는 제 3 및 제 4 저항으로서, 각각의 제 1 단자가 상기 제 2 입력 단자에 접속되는, 상기 저항을 구비하며,
    제 2 및 제 3 저항은 동일한 저항값을 가지며,
    상기 제 1 저항의 제 2 단자는 제 1 출력 단자에 접속되며,
    상기 제 4 저항의 제 2 단자는 제 2 출력 단자에 접속되며,
    상기 제 2 및 제 3 저항의 각각의 제 2 단자는 기준 노드에서 모두 접속되며,
    (e) 상기 제 1 저항을 통하여 전류를 도출하기 위하여 접속된 제 1 전류원과,
    (f) 상기 제 4 저항을 통하여 전류를 도출하기 위하여 접속된 제 2 전류원과,
    (g) 상기 제 2 및 제 3 저항과 기준 노드를 통하여 전류를 도출하기 위하여 접속되며, 기준 노드에서 상기 제 2 전압 공급 레일에 기준되는 기준 전압을 설정하는 제 3 전류원을 구비하며,
    상기 제 1 및 제 4 저항, 및 제 1 및 제 3 전류원은 제 1 및 제 4 저항 양단의 전압 강하가 동일하도록 되는 것을 특징으로 하는 레벨 시프트 회로.
  2. 제 1 항에 있어서,
    상기 제 1, 제 2, 제 3 및 제 4 저항, 그리고 상기 제 1, 제 2 및 제 3 전류원은 평형 조건에서, 상기 제 1 및 제 2 입력 전압이 동일해서 상기 제 2 및 제 3 저항을 통과하는 전류가 동일하고, 상기 제 2 및 제 3 저항 양단의 전압 강하가 상기 제 1 및 제 4 저항 양단의 전압 강하와 각각 동일하도록 되는 것을 특징으로 하는 레벨 시프트 회로.
  3. 제 1항 또는 2항에 있어서,
    상기 제 1, 제 2, 제 3 전류원에 의해 도출된 전류는 동일하고, 상기 제 1 및 제 4 저항은 동일한 저항값을 가지며, 상기 제 2 및 제 3 저항은 동일한 저항값을 가지며, 그 저항값은 상기 제 1 및 제 4 저항의 저항값의 두 배인 것을 특징으로 하는 레벨 시프트 회로.
  4. 제 1항에 있어서,
    상기 제 1, 제 2 및 제 3 전류원은 각각의 제어 단자 및 전류 경로를 각각 갖는 각각의 제 1, 제 2 및 제 3트랜지스터를 구비하며, 상기 제 1, 제 2 및 제 3 트랜지스터는 그들 각각의 제어 단자 상에서 동일한 전압을 수신하도록 접속되는 것을 특징으로 하는 레벨 시프트 회로.
  5. 제 4항에 있어서,
    상기 제 1, 제 2 및 제 3 트랜지스터는 NPN 트랜지스터인 것을 특징으로 하는 레벨 시프트 회로.
  6. 제 4항에 있어서,
    상기 제 1, 제 2 및 제 3 전류원에 의해 도출된 전류는 상기 제 1, 제 2 및 제 3 트랜지스터의 이미터 영역에 의해 결정되는 것을 특징으로 하는 레벨 시프트 회로.
  7. 제 4항에 있어서,
    상기 제 1, 제 2 및 제 3 트랜지스터에 각각 직렬로 접속되며, 동일한 저항값을 갖는 제 5, 제 6 및 제 7 저항을 더 구비하는 것을 특징으로 하는 레벨 시프트 회로.
  8. 제 1항에 있어서,
    각각의 베이스, 컬렉터 및 이미터 단자를 각각 갖는 제 4 및 제 5 NPN 트랜지스터를 구비하며, 상기 제 4 및 제 5 트랜지스터의 컬렉터 단자는 상기 제 1 전압 공급 레일에 접속되며, 상기 제 4 및 제 5 트랜지스터의 베이스 단자는 상기 제 1 및 제 2 입력 전압을 각각 수신하기 위하여 접속되며, 상기 제 4 및 제 5 트랜지스터의 이미터 단자는 상기 제 1 및 제 2 입력 단자에 각각 접속되는 것을 특징으로 하는 레벨 시프트 회로.
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