JPS62230223A - 出力回路 - Google Patents
出力回路Info
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- JPS62230223A JPS62230223A JP61072905A JP7290586A JPS62230223A JP S62230223 A JPS62230223 A JP S62230223A JP 61072905 A JP61072905 A JP 61072905A JP 7290586 A JP7290586 A JP 7290586A JP S62230223 A JPS62230223 A JP S62230223A
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- 239000004065 semiconductor Substances 0.000 description 2
- 238000007493 shaping process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017509—Interface arrangements
- H03K19/017518—Interface arrangements using a combination of bipolar and field effect transistors [BIFET]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
(産業上の利用分野)
この発明は、CMOSレベルあるいはTTLレベルの信
号をECLレベルの信号に変換して出力するだめの出力
回路に関する。
号をECLレベルの信号に変換して出力するだめの出力
回路に関する。
(従来の技術)
従来、この種の出力回路として、モトローラ社MECL
IOKシリーズのTTL −ECL Trans
−Iators 、 例えばMo 10124〜1
0191等が知られている。
IOKシリーズのTTL −ECL Trans
−Iators 、 例えばMo 10124〜1
0191等が知られている。
しかし、これらのICにおいては、CMo5(あるいは
TTL)レベルとの整合を計るだめの正の電源(例えば
+5V)と、ECLレベルとの整合を計るための負の電
源(例えば−5,2V)の2種類の電源を必要とする。
TTL)レベルとの整合を計るだめの正の電源(例えば
+5V)と、ECLレベルとの整合を計るための負の電
源(例えば−5,2V)の2種類の電源を必要とする。
また、正負の電源を使用するため、このICを構成する
素子には両電源電圧を合わせた電圧以上の耐圧が要求さ
れる。このため、上記ICと同様な回路を他の回路と同
一チップ上に形成しようとすると、全ての素子に上述し
た耐圧を持たせる必要がある。
素子には両電源電圧を合わせた電圧以上の耐圧が要求さ
れる。このため、上記ICと同様な回路を他の回路と同
一チップ上に形成しようとすると、全ての素子に上述し
た耐圧を持たせる必要がある。
(発明が解決しようとする問題点)
上述したように、CMo8(あるいはTTL)レベルの
信号をECLレベルの信号に変換して出力する従来の回
路は、正負2つの電源が必要となるとともに、他の回路
と同一チップ上に形成しようとするとその回路を構成す
る素子にも高耐圧が要求される欠点がある。
信号をECLレベルの信号に変換して出力する従来の回
路は、正負2つの電源が必要となるとともに、他の回路
と同一チップ上に形成しようとするとその回路を構成す
る素子にも高耐圧が要求される欠点がある。
従って、この発明の目的は、Mo8型素子とバイポーラ
型素子とが混在する半導体集積回路装置において、装置
自体は正の単一電源で動作し、しかもECLレベルを出
力できる出力回路を提供することである。
型素子とが混在する半導体集積回路装置において、装置
自体は正の単一電源で動作し、しかもECLレベルを出
力できる出力回路を提供することである。
(問題点を解決するための手段)
この発明による出力回路の概念は、第1図に示すような
ものである。内部回路からの信号Sは、Nチャネル型M
OSトランジスタ11のゲートに供給される。このMO
Sトランジスタの一端には、電源端子12と接続点間に
直列接続された抵抗13゜14の接続点Nが接続され、
他端およびバックゲートには接地点が接続される。上記
接続点Nには、NPN型のバイポーラトランジスタ15
のベースが接続すれ、このトランジスタ15のコレクタ
には上記電源端子12が、エミッタには出力端子16が
それぞれ接続される。そして、上記電源端子12には電
源17の正極が接続されて電源v1が供給され、上記出
力端子16には負荷抵抗18を介して電源19の負極が
接続されて負の電源V2が供給される。
ものである。内部回路からの信号Sは、Nチャネル型M
OSトランジスタ11のゲートに供給される。このMO
Sトランジスタの一端には、電源端子12と接続点間に
直列接続された抵抗13゜14の接続点Nが接続され、
他端およびバックゲートには接地点が接続される。上記
接続点Nには、NPN型のバイポーラトランジスタ15
のベースが接続すれ、このトランジスタ15のコレクタ
には上記電源端子12が、エミッタには出力端子16が
それぞれ接続される。そして、上記電源端子12には電
源17の正極が接続されて電源v1が供給され、上記出
力端子16には負荷抵抗18を介して電源19の負極が
接続されて負の電源V2が供給される。
(作用)
上記第1図の回路の作用について説明する。
電源電圧を抵抗13.14で分圧した接続点NQ電位は
、抵抗13.14の抵抗値をそれぞれR13゜R14と
すると、内部回路からの信号Sに基づくMOSトランジ
スタ11のオン/オフ動作によシ、□なる電位と接地電
位間を遷移する。
、抵抗13.14の抵抗値をそれぞれR13゜R14と
すると、内部回路からの信号Sに基づくMOSトランジ
スタ11のオン/オフ動作によシ、□なる電位と接地電
位間を遷移する。
この接続点Nの電位をトランジスタ15と外部の負電源
19に接続した負荷抵抗18とによって電位シフトした
出力端子16の電位は、Ft14=V1−R13+FL
14 VBE+++ と−VBE+a との間を遷移する(
VBEI5はトランジスタ15のベース、エミッタ間電
圧)。
19に接続した負荷抵抗18とによって電位シフトした
出力端子16の電位は、Ft14=V1−R13+FL
14 VBE+++ と−VBE+a との間を遷移する(
VBEI5はトランジスタ15のベース、エミッタ間電
圧)。
従って、IC20自体は正電源のみで動作しているにも
かかわらず、負の出力が得られる。従って、IC20の
内部回路を構成する素子には、上記正電源に対する低い
耐圧しか要求されない。
かかわらず、負の出力が得られる。従って、IC20の
内部回路を構成する素子には、上記正電源に対する低い
耐圧しか要求されない。
但し、IC20に印加される電圧は1つの電源からであ
るが、外部電源としては正、負の2電源を必要とする。
るが、外部電源としては正、負の2電源を必要とする。
(実施例)
以下、この発明の一実施例について図面を参照して説明
する。第2図に示すように、内部回路からのCMOSレ
ベルの信号Sは、Nチャネル型のMo8)ランラスタ1
ノのゲートに供給される。このMOSトランジスタ11
の一端には、NPN型のバイポーラトランジスタ15の
ベースが接続され、他端およびバックゲートには接地点
が接続される。
する。第2図に示すように、内部回路からのCMOSレ
ベルの信号Sは、Nチャネル型のMo8)ランラスタ1
ノのゲートに供給される。このMOSトランジスタ11
の一端には、NPN型のバイポーラトランジスタ15の
ベースが接続され、他端およびバックゲートには接地点
が接続される。
上記トランジスタ15のコレクタには、電源端子12が
接続され、ベース、コレクタ間には抵抗13が接続され
る。また、上記トランジスタ15のベースと接地点間に
は抵抗14..14.が直列接続され、この抵抗141
と142との接続点には、上記トランジスタ15のベー
スと接地点間に接続されたNPN型バイポーラトランジ
スタ21のベースが接続される。上記トランジスタ15
のエミッタには、NPN型バイポーラトランジスタ22
のベースおよび抵抗23の一端が接続され、このトラン
ジスタ22のコレクタには上記電源端子12が、エミッ
夛には抵抗24.25の一端がそれぞれ接続される。上
記抵抗23.24の他端には出力端子16が、上記抵抗
25の他端には上記出力端子16と接地点間に接地され
たNPN型バイポーラトランジスタ26のベースがそれ
ぞれ接続される。
接続され、ベース、コレクタ間には抵抗13が接続され
る。また、上記トランジスタ15のベースと接地点間に
は抵抗14..14.が直列接続され、この抵抗141
と142との接続点には、上記トランジスタ15のベー
スと接地点間に接続されたNPN型バイポーラトランジ
スタ21のベースが接続される。上記トランジスタ15
のエミッタには、NPN型バイポーラトランジスタ22
のベースおよび抵抗23の一端が接続され、このトラン
ジスタ22のコレクタには上記電源端子12が、エミッ
夛には抵抗24.25の一端がそれぞれ接続される。上
記抵抗23.24の他端には出力端子16が、上記抵抗
25の他端には上記出力端子16と接地点間に接地され
たNPN型バイポーラトランジスタ26のベースがそれ
ぞれ接続される。
また、上記出力端子16と接地点間にはダイオード27
のアノード、カソード間が接続される。そして、上記電
源端子12には電源17から正の電圧VCCが、出力端
子16には負荷抵抗18を介して電源19から負の電圧
−VEBがそれぞれ印加されるようにして成る。
のアノード、カソード間が接続される。そして、上記電
源端子12には電源17から正の電圧VCCが、出力端
子16には負荷抵抗18を介して電源19から負の電圧
−VEBがそれぞれ印加されるようにして成る。
なお、抵抗25は波形整形用であり、ダイオード27は
サージ保護用である。
サージ保護用である。
次に、上記のような構成において動作を説明する。上記
抵抗14..142の抵抗値をそれぞれR1゜R2トス
ると、トランジスタ15のベース電位は、略(R+ +
R2) VBE / R2で電源電圧VCCに関係な
く一定となる。従って、このベース電位は、MOSトラ
ンジスタ1ノのオン/オフ状態に応゛じて接地電位と(
R+ + R2) VBE / R2なる電位間を遷移
する。
抵抗14..142の抵抗値をそれぞれR1゜R2トス
ると、トランジスタ15のベース電位は、略(R+ +
R2) VBE / R2で電源電圧VCCに関係な
く一定となる。従って、このベース電位は、MOSトラ
ンジスタ1ノのオン/オフ状態に応゛じて接地電位と(
R+ + R2) VBE / R2なる電位間を遷移
する。
今、内部回路からの信号Sがハイレベルであるとすると
、MOS )ランシスタ11がオン状態となり、トラン
ジスタ15のベース電位は接地電位となる。この電位が
各トランジスタ15.22および26によってVBEず
つ低下され、出力端子16に′は一3VBEなる電位が
出力される。
、MOS )ランシスタ11がオン状態となり、トラン
ジスタ15のベース電位は接地電位となる。この電位が
各トランジスタ15.22および26によってVBEず
つ低下され、出力端子16に′は一3VBEなる電位が
出力される。
一方、信号Sがローレベルの場合には、MOS)ランシ
スタ11がオフ状態となシ、トランジスタ15のベース
電位は上述した( R,+R2) VBE/R2となる
。従って、この電位がトランジスタ15゜22および2
6によるVBTMによって低下され、出力端子16には
(R1+ R2) VBE / R23VnF、 な
る電位が得られる。
スタ11がオフ状態となシ、トランジスタ15のベース
電位は上述した( R,+R2) VBE/R2となる
。従って、この電位がトランジスタ15゜22および2
6によるVBTMによって低下され、出力端子16には
(R1+ R2) VBE / R23VnF、 な
る電位が得られる。
第3図は、5PICEシユミレーシヨンプログラムを用
いて上記第2図の回路をシュミレートした結果を示して
いる。ここでは、Vcc = 5 V 、 Vgg=−
2V、’負荷抵抗18の抵装置R18−50Ωとし、信
号Sとして立ち上がシおよび立ち下がシ時間が1.5n
SでOv〜5vのパルスを与えている。
いて上記第2図の回路をシュミレートした結果を示して
いる。ここでは、Vcc = 5 V 、 Vgg=−
2V、’負荷抵抗18の抵装置R18−50Ωとし、信
号Sとして立ち上がシおよび立ち下がシ時間が1.5n
SでOv〜5vのパルスを与えている。
図示するように、CMOSレベルの信号がECLレベル
の信号に変換されており、変換時間DI、D2は約1.
3nSとなった。従って、従来回路の変換時間(5に6
ns)に比し、大幅な高速化が達成できる。
の信号に変換されており、変換時間DI、D2は約1.
3nSとなった。従って、従来回路の変換時間(5に6
ns)に比し、大幅な高速化が達成できる。
〔発明の効果〕
以上説明したようにこの発明によれば、MOS型素子と
バイポーラ型素子とが混在する半導体集積回路装置にお
いて、装置自体は正の単一電源で動作させ、しかもEC
Lレベルを出力できる出力回路が得られる。
バイポーラ型素子とが混在する半導体集積回路装置にお
いて、装置自体は正の単一電源で動作させ、しかもEC
Lレベルを出力できる出力回路が得られる。
第1図はこの発明による出力回路の概念を説明するだめ
の図、第2図はこの発明の一実施例に係わる出力回路を
示す図、第3図は上記第2図の回路のシーミレージョン
結果を示す図である。 12・・・電源端子、16・・・出力端子、15・・・
バイポーラトランジスタ、S・・・内部回路からの信号
、11・・・MOS)ランシスタ、13・・・第1の抵
抗、14、.142・・・第2.第3の抵抗、21,2
2.26・・・バイポーラトランジスタ。
の図、第2図はこの発明の一実施例に係わる出力回路を
示す図、第3図は上記第2図の回路のシーミレージョン
結果を示す図である。 12・・・電源端子、16・・・出力端子、15・・・
バイポーラトランジスタ、S・・・内部回路からの信号
、11・・・MOS)ランシスタ、13・・・第1の抵
抗、14、.142・・・第2.第3の抵抗、21,2
2.26・・・バイポーラトランジスタ。
Claims (3)
- (1)コレクタが電源端子に接続されエミッタが出力端
子に接続されるバイポーラトランジスタと、このバイポ
ーラトランジスタのベース電位を設定するバイアス回路
と、内部回路からの信号に基づいて上記バイアス回路か
ら出力されるバイアス電圧を上記バイポーラトランジス
タのベースに印加するか否かを決定するMOSトランジ
スタとを具備し、上記出力端子に負電源を接続すること
によりECLレベルの出力を得ることを特徴とする出力
回路。 - (2)前記バイアス回路は、前記電源端子と前記バイポ
ーラトランジスタのベースとの間に接続される第1の抵
抗と、前記バイポーラトランジスタのベースと接地点間
に直列接続される第2、第3の抵抗と、前記バイポーラ
トランジスタのベースと接地点間に接続されベースが上
記第2、第3の抵抗の接続点に接続されるバイポーラト
ランジスタとから成ることを特徴とする特許請求の範囲
第1項記載の出力回路。 - (3)前記バイポーラトランジスタにダーリントン接続
される複数のバイポーラトランジスタをさらに具備し、
これら複数のバイポーラトランジスタを流れる電流が前
記出力端子に供給されるようにして成ることを特徴とす
る特許請求の範囲第1項記載の出力回路。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61072905A JPS62230223A (ja) | 1986-03-31 | 1986-03-31 | 出力回路 |
DE8787103438T DE3779165D1 (de) | 1986-03-31 | 1987-03-10 | Spannungsausgabeschaltung. |
US07/024,164 US4788459A (en) | 1986-03-31 | 1987-03-10 | Bi-CMOS voltage level conversion circuit |
EP87103438A EP0239841B1 (en) | 1986-03-31 | 1987-03-10 | Voltage output circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61072905A JPS62230223A (ja) | 1986-03-31 | 1986-03-31 | 出力回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62230223A true JPS62230223A (ja) | 1987-10-08 |
JPH0573292B2 JPH0573292B2 (ja) | 1993-10-14 |
Family
ID=13502831
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61072905A Granted JPS62230223A (ja) | 1986-03-31 | 1986-03-31 | 出力回路 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4788459A (ja) |
EP (1) | EP0239841B1 (ja) |
JP (1) | JPS62230223A (ja) |
DE (1) | DE3779165D1 (ja) |
Cited By (2)
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US6191635B1 (en) | 1998-09-03 | 2001-02-20 | Telefonaktiebolaget Lm Ericsson | Level shifting circuit having a fixed output common mode level |
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1986
- 1986-03-31 JP JP61072905A patent/JPS62230223A/ja active Granted
-
1987
- 1987-03-10 US US07/024,164 patent/US4788459A/en not_active Expired - Lifetime
- 1987-03-10 DE DE8787103438T patent/DE3779165D1/de not_active Expired - Lifetime
- 1987-03-10 EP EP87103438A patent/EP0239841B1/en not_active Expired - Lifetime
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Also Published As
Publication number | Publication date |
---|---|
EP0239841B1 (en) | 1992-05-20 |
EP0239841A2 (en) | 1987-10-07 |
JPH0573292B2 (ja) | 1993-10-14 |
EP0239841A3 (en) | 1988-01-20 |
DE3779165D1 (de) | 1992-06-25 |
US4788459A (en) | 1988-11-29 |
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