JPS62230223A - 出力回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） この発明は、ＣＭＯＳレベルあるいはＴＴＬレベルの信
号をＥＣＬレベルの信号に変換して出力するだめの出力
回路に関する。

（従来の技術） 従来、この種の出力回路として、モトローラ社ＭＥＣＬ
　　ＩＯＫシリーズのＴＴＬ　−ＥＣＬ　　Ｔｒａｎｓ
　−Ｉａｔｏｒｓ　、　　例えばＭｏ　１０１２４〜１
０１９１等が知られている。

しかし、これらのＩＣにおいては、ＣＭｏ５（あるいは
ＴＴＬ）レベルとの整合を計るだめの正の電源（例えば
＋５Ｖ）と、ＥＣＬレベルとの整合を計るための負の電
源（例えば−５，２Ｖ）の２種類の電源を必要とする。

また、正負の電源を使用するため、このＩＣを構成する
素子には両電源電圧を合わせた電圧以上の耐圧が要求さ
れる。このため、上記ＩＣと同様な回路を他の回路と同
一チップ上に形成しようとすると、全ての素子に上述し
た耐圧を持たせる必要がある。

（発明が解決しようとする問題点） 上述したように、ＣＭｏ８（あるいはＴＴＬ）レベルの
信号をＥＣＬレベルの信号に変換して出力する従来の回
路は、正負２つの電源が必要となるとともに、他の回路
と同一チップ上に形成しようとするとその回路を構成す
る素子にも高耐圧が要求される欠点がある。

従って、この発明の目的は、Ｍｏ８型素子とバイポーラ
型素子とが混在する半導体集積回路装置において、装置
自体は正の単一電源で動作し、しかもＥＣＬレベルを出
力できる出力回路を提供することである。

〔発明の構成〕

（問題点を解決するための手段） この発明による出力回路の概念は、第１図に示すような
ものである。内部回路からの信号Ｓは、Ｎチャネル型Ｍ
ＯＳトランジスタ１１のゲートに供給される。このＭＯ
Ｓトランジスタの一端には、電源端子１２と接続点間に
直列接続された抵抗１３゜１４の接続点Ｎが接続され、
他端およびバックゲートには接地点が接続される。上記
接続点Ｎには、ＮＰＮ型のバイポーラトランジスタ１５
のベースが接続すれ、このトランジスタ１５のコレクタ
には上記電源端子１２が、エミッタには出力端子１６が
それぞれ接続される。そして、上記電源端子１２には電
源１７の正極が接続されて電源ｖ１が供給され、上記出
力端子１６には負荷抵抗１８を介して電源１９の負極が
接続されて負の電源Ｖ２が供給される。

（作用） 上記第１図の回路の作用について説明する。

電源電圧を抵抗１３．１４で分圧した接続点ＮＱ電位は
、抵抗１３．１４の抵抗値をそれぞれＲ１３゜Ｒ１４と
すると、内部回路からの信号Ｓに基づくＭＯＳトランジ
スタ１１のオン／オフ動作によシ、□なる電位と接地電
位間を遷移する。

この接続点Ｎの電位をトランジスタ１５と外部の負電源
１９に接続した負荷抵抗１８とによって電位シフトした
出力端子１６の電位は、Ｆｔ１４＝Ｖ１−Ｒ１３＋ＦＬ
１４ ＶＢＥ＋＋＋　と−ＶＢＥ＋ａ　との間を遷移する（　
ＶＢＥＩ５はトランジスタ１５のベース、エミッタ間電
圧）。

従って、ＩＣ２０自体は正電源のみで動作しているにも
かかわらず、負の出力が得られる。従って、ＩＣ２０の
内部回路を構成する素子には、上記正電源に対する低い
耐圧しか要求されない。

但し、ＩＣ２０に印加される電圧は１つの電源からであ
るが、外部電源としては正、負の２電源を必要とする。

（実施例） 以下、この発明の一実施例について図面を参照して説明
する。第２図に示すように、内部回路からのＣＭＯＳレ
ベルの信号Ｓは、Ｎチャネル型のＭｏ８）ランラスタ１
ノのゲートに供給される。このＭＯＳトランジスタ１１
の一端には、ＮＰＮ型のバイポーラトランジスタ１５の
ベースが接続され、他端およびバックゲートには接地点
が接続される。

上記トランジスタ１５のコレクタには、電源端子１２が
接続され、ベース、コレクタ間には抵抗１３が接続され
る。また、上記トランジスタ１５のベースと接地点間に
は抵抗１４．．１４．が直列接続され、この抵抗１４１
と１４２との接続点には、上記トランジスタ１５のベー
スと接地点間に接続されたＮＰＮ型バイポーラトランジ
スタ２１のベースが接続される。上記トランジスタ１５
のエミッタには、ＮＰＮ型バイポーラトランジスタ２２
のベースおよび抵抗２３の一端が接続され、このトラン
ジスタ２２のコレクタには上記電源端子１２が、エミッ
夛には抵抗２４．２５の一端がそれぞれ接続される。上
記抵抗２３．２４の他端には出力端子１６が、上記抵抗
２５の他端には上記出力端子１６と接地点間に接地され
たＮＰＮ型バイポーラトランジスタ２６のベースがそれ
ぞれ接続される。

また、上記出力端子１６と接地点間にはダイオード２７
のアノード、カソード間が接続される。そして、上記電
源端子１２には電源１７から正の電圧ＶＣＣが、出力端
子１６には負荷抵抗１８を介して電源１９から負の電圧
−ＶＥＢがそれぞれ印加されるようにして成る。

なお、抵抗２５は波形整形用であり、ダイオード２７は
サージ保護用である。

次に、上記のような構成において動作を説明する。上記
抵抗１４．．１４２の抵抗値をそれぞれＲ１゜Ｒ２トス
ると、トランジスタ１５のベース電位は、略（Ｒ＋　＋
　Ｒ２）　ＶＢＥ　／　Ｒ２で電源電圧ＶＣＣに関係な
く一定となる。従って、このベース電位は、ＭＯＳトラ
ンジスタ１ノのオン／オフ状態に応゛じて接地電位と（
Ｒ＋　＋　Ｒ２）　ＶＢＥ　／　Ｒ２なる電位間を遷移
する。

今、内部回路からの信号Ｓがハイレベルであるとすると
、ＭＯＳ　）ランシスタ１１がオン状態となり、トラン
ジスタ１５のベース電位は接地電位となる。この電位が
各トランジスタ１５．２２および２６によってＶＢＥず
つ低下され、出力端子１６に′は一３ＶＢＥなる電位が
出力される。

一方、信号Ｓがローレベルの場合には、ＭＯＳ）ランシ
スタ１１がオフ状態となシ、トランジスタ１５のベース
電位は上述した（　Ｒ，＋Ｒ２）　ＶＢＥ／Ｒ２となる
。従って、この電位がトランジスタ１５゜２２および２
６によるＶＢＴＭによって低下され、出力端子１６には
（Ｒ１＋　Ｒ２）　ＶＢＥ　／　Ｒ２３ＶｎＦ、　　な
る電位が得られる。

第３図は、５ＰＩＣＥシユミレーシヨンプログラムを用
いて上記第２図の回路をシュミレートした結果を示して
いる。ここでは、Ｖｃｃ　＝　５　Ｖ　、　Ｖｇｇ＝−
２Ｖ、’負荷抵抗１８の抵装置Ｒ１８−５０Ωとし、信
号Ｓとして立ち上がシおよび立ち下がシ時間が１．５ｎ
ＳでＯｖ〜５ｖのパルスを与えている。

図示するように、ＣＭＯＳレベルの信号がＥＣＬレベル
の信号に変換されており、変換時間ＤＩ、Ｄ２は約１．
３ｎＳとなった。従って、従来回路の変換時間（５に６
ｎｓ）に比し、大幅な高速化が達成できる。

〔発明の効果〕 以上説明したようにこの発明によれば、ＭＯＳ型素子と
バイポーラ型素子とが混在する半導体集積回路装置にお
いて、装置自体は正の単一電源で動作させ、しかもＥＣ
Ｌレベルを出力できる出力回路が得られる。

【図面の簡単な説明】

第１図はこの発明による出力回路の概念を説明するだめ
の図、第２図はこの発明の一実施例に係わる出力回路を
示す図、第３図は上記第２図の回路のシーミレージョン
結果を示す図である。 １２・・・電源端子、１６・・・出力端子、１５・・・
バイポーラトランジスタ、Ｓ・・・内部回路からの信号
、１１・・・ＭＯＳ）ランシスタ、１３・・・第１の抵
抗、１４、．１４２・・・第２．第３の抵抗、２１，２
２．２６・・・バイポーラトランジスタ。

Claims (3)

【特許請求の範囲】
1. （１）コレクタが電源端子に接続されエミッタが出力端
   子に接続されるバイポーラトランジスタと、このバイポ
   ーラトランジスタのベース電位を設定するバイアス回路
   と、内部回路からの信号に基づいて上記バイアス回路か
   ら出力されるバイアス電圧を上記バイポーラトランジス
   タのベースに印加するか否かを決定するＭＯＳトランジ
   スタとを具備し、上記出力端子に負電源を接続すること
   によりＥＣＬレベルの出力を得ることを特徴とする出力
   回路。
2. （２）前記バイアス回路は、前記電源端子と前記バイポ
   ーラトランジスタのベースとの間に接続される第１の抵
   抗と、前記バイポーラトランジスタのベースと接地点間
   に直列接続される第２、第３の抵抗と、前記バイポーラ
   トランジスタのベースと接地点間に接続されベースが上
   記第２、第３の抵抗の接続点に接続されるバイポーラト
   ランジスタとから成ることを特徴とする特許請求の範囲
   第１項記載の出力回路。
3. （３）前記バイポーラトランジスタにダーリントン接続
   される複数のバイポーラトランジスタをさらに具備し、
   これら複数のバイポーラトランジスタを流れる電流が前
   記出力端子に供給されるようにして成ることを特徴とす
   る特許請求の範囲第１項記載の出力回路。