KR0121170B1 - 바이시모스 낸드게이트 회로 - Google Patents

바이시모스 낸드게이트 회로

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KR0121170B1
KR0121170B1 KR1019890019053A KR890019053A KR0121170B1 KR 0121170 B1 KR0121170 B1 KR 0121170B1 KR 1019890019053 A KR1019890019053 A KR 1019890019053A KR 890019053 A KR890019053 A KR 890019053A KR 0121170 B1 KR0121170 B1 KR 0121170B1
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박검진
함윤석
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문정환
엘지반도체주식회사
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    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits

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Abstract

내용없음

Description

바이시모스 낸드게이트 회로
제1도는 종래의 낸드게이트 회로도.
제2도는 본 발명에 따른 3-입력 낸드게이트 회로도.
제3도는 본 발명에 따른 일례도.
* 도면의 주요 부분에 대한 부호의 설명
VIN1∼VIN3 : 입력, Vout : 출력,
D1∼D4 : 다이오드, IN1 : 인버터,
X1∼X12 : 트랜지스터
본 발명은 바이시모스(BICMOS)의 낸드게이트(NAND GATE)에 관한 것으로 특히 바이폴라와 모스를 조합하여 빠른 속도를 갖도록 함은 물론 래치-업(Latch-Up) 현상을 방지하도록한 바이시모스 낸드게이트 회로에 관한 것이다.
종래의 낸드게이트는 제1도에 도시된 바와같이 두입력(VINl)(VlN2)은 각각 피모스(PMOS) 트랜지스터(X1,X2)와 엔모스 트랜지스터(X3,X4)의 게이트에 연결되고, 드레인에 전원전압(VDD)이 인가된 상기 피모스 트랜지스터(X1,X2)의 소오스는 서로 접속된후 컬렉터에 전원전압(VDD)이 인가된 바이폴라(Bipolar)트랜지스터(X5)의 베이스에 연결됨과 동시에 피모스 트랜지스터(X1)의 소오스와 저항(R1)에 연결되고, 상기 저항(Rl)은 엔모스 트랜지스터(X3)의 드레인과 바이폴라 트랜지스터(X5)의 에미터 및 에이터 접기된 바이폴라 트랜지스터(X6)의 드레인에 연결됨과 동시에 출력단(Vout)에 연결되고, 엔모스 트랜지스터(X3)의 소오스에 드레인이 연결된 앤모스 트랜지스터(X4)의 소오스는 저항(R2)을 거쳐 접지됨과 동시에 바이폴라 트랜지스터(X6)의 베이스에 연결되는 구성으로서, 입력(VIN1,VIN2)이 모두 하이(High)이면 피모스트랜지스터(X1,X2)가 모두 오프이므로 바이폴라 트랜지스터(X5)는 오프되어 출력(Vout)은 로우가 되나 두입력중(VIN1,VlN2) 어느 하나라도 로우가 되면 피모스 트랜지스터(X1,X2)중 하나가 동작하여 바이폴라 트랜지스터(X5)가 동작하고, 이때 직렬 연결된 두개의 엔모스 트랜지스터(X3,X4)중 어느 하나라도 오프 상태이므로 바이폴라 트랜지스터(X6)는 오프되어 출력(Vout)은 하이가 되는 것이다. 그러나 이와같은 종래의 낸드게이트는 입력단에서 들어오는 노이즈가 층력단에 그대로 전달됨은 물론 속도(Speed)가 떨어지고, 입력중 하나라도 로우가 된다면 입력에서 기생적으로 생기는 물리적 현상이 일어나서 기생적인 캐패시턴스가 발생할 수 있고, 또한 래치-업 현상이 발생하며 EDS(Electrostatic Discharge Control)문제가 된다.
이에 따라 상기한 문제점을 제거한 본 발명에 따른 바이시모스 낸드게이트 회로의 기술구성을 설명하면 다음과 같다.
제2도에서 3입력(VIN1,VlN2,VlN3)은 각각 컬렉터 접지된 PNP 트랜지스터(X2,X4,X6)의 베이스와 NPN 트랜지스터(X1,X3,X5)의 컬렉터 및 다이오드(D1,D2,D3)의 캐소드에 연결되고, 상기 NPN 트랜지스터(X1,X3,X5)의 각 에미터와 베이스는 접지되고, 트랜지스터(X2,X4,X8)의 에미터는 전원전압(Vdd)이 인가된 저항(Rl)에 연결됨과 동시에 모스 트랜지스터(X7)의 게이트에 연결되고, 다이오드(D1,D2,D3)의 애노드는 피모스 트랜지스터(X8)와 엔모스 트랜지스터(X9)로 구성된 인버터에 연결됨과 동시에 모스 트랜지스터(X7)의 소오스와 인버터[IN1) 및 엔모스 트랜지스터(Xl0)의 게이트에 연결되고, 모스 트랜지스터(X10)의 드레인은 쇼트기(Schottky) 트랜지스터(X11)와 엔모스 트랜지스터(X12)의 게이트에 연결되고, 엔모스트랜지스터(X10)의 소오스는 저항(R4)을 거쳐 접지됨과 동시에 엔모스 트랜지스터(X12)의 드레인에 연결되고, 트랜지스터(X8)와 앤모스 트랜지스터(X9)로 구성된 인버터와 인버터(IN1)의 출력은 쇼트키 트랜지스터(X11)의 컬렉터에 연결됨과 동시에 출력단(Vout)에 연결되는 구성이다.
이와같이 기술구성에서 입력(VIN1,VIN2,VIN3)이 모두 하이일때 PNP 트랜지스터(X2)(X4)(X8)는 오프되고, 앤모스 트랜지스터(X7)는 온되어 피모스 트랜지스터(X8)는 오프, 엔모스 트랜지스터(X9)는 온, 엔모스 트랜지스터(X1O)는 온되어 쇼트키 바이폴라 트랜지스터(X11)의 Vbe는 온되고, 엔모스 트랜지스터(X12) 온상태의 스레쉬 홀드전압(Vt)과 동일한 전위를 갖는다.
그러면 인버터(IN1)의 출력은 로우 전위가 인가되어 출력(Vout)은 로우가 된다.
입력(VIN1,VIN2,VIN3)중 하나라도 로우일때는 PNP 트랜지스터(X2,X4,X6)로 전류가 흘러나가게 되므로 PNP 트랜지스터중 하나는 온된다. 그러므로 저항(Rl)을 통하여 입력으로 전류가 빠져나가게 되어 엔모스 트랜지스터(X7)는 오프되고, 인버터(IN1)의 출력은 하이가 되고, 출력단에는 하이전위가 인가된다.
또한 피모스 트랜지스터(X8)는 온, 엔모스 트랜지스터(X9)는 오프가 되어 출력은 하이가 되고 엔모스 트랜지스터(X10)는 오프됨과 동시에 쇼트키 바이폴라 트랜지스터(X11)의 Vbe는 오프되어 최종적인 출력(Vout)은 하이가 된다.
입력(VIN1,VIN2,VIN3) 모두가 로우일때는 PNP 트랜지스터(X2,X4,X6)가 모두 온되고 그러므로 엔모스트랜지스터(X7)는 오프가 되고, 인버터(INl)의 출력은 하이가 되며, 피모스 트랜지스티(X8)가 온되고 엔모스 트랜지스터(X9)는 오프되므로 출력은 Vdd-Vt 값으로 결정된다. 이때 엔모스 트랜지스터(X10)는 오프되고, 쇼트기 바이폴라 트랜지스터(X11)의 Vbe(0.7V)만큼의 전위가 되지못하므로 오프된다.
제3도는 본 발명에 따른 낸드게이트 회로의 일예로서 입력(VIN1,VIN2)은 각각 컬렉터 접지됨 PNP 트랜지스터(X1,X2)의 베이스와 쇼트키 다이오드(Dl,D2)의 캐소드 및 애노드 접지도니 쇼트키 다이오드(D3,D4)의 캐소드에 연결되고, 상기 쇼트키 다이오드(Dl,D2)의 애노드는 엔모스 트랜지스터(X3)의 소오스와 엔모스 트랜지스터(X9)의 게이트에 연결됨과 동시에 저항(R2)과 피모스 트랜지스터(X4) 및 엔모스 트랜지스터(X5)로 구성된 인버터의 입력단에 연결되고, PNP 트랜지스터(X1,X2)의 에미터에는 전원전압(Vdd)이 인가된 저항(R1)이 연결됨과 동시에 엔모스 트랜지스터(X3)의 게이트에 연결되고, 피모스 트랜지스터(X4)와 엔모스 트랜지스터(X5)로 구성된 인버터의 출력은 쇼트키 트랜지스터(X6)의 베이스에 연결됨과 동시에 다이오드(D5)의 캐소드에 연결되고, 상기 쇼트키 트랜지스터(X6)의 에미터와 다이오드(D5)의 애노드는 저항(R3)을 거쳐 접지됨과 동시에 트랜지스터(X7)의 베이스에 연결되고, 상기 트랜지스터(X7)의 에미터는 에미터 접지된 트랜지스터(X8)의 컬렉터에 연결됨과 동시에 출력단(Vout)에 연결되고, 트랜지스터(X8)의 베이스는 엔모스 트랜지스터(X9)의 드레인에 연결되고, 엔모스 트랜지스터(X9)의 소오스는 저항(R4)을 거쳐 접지됨과 동시에 엔모스 트랜지스터(X10)의 드레인에 연결되고, 소오스 접지된 상기 엔모스 트랜지스터(X10)의 게이트에는 전원전압(Vdd)이 인가된 구성으로 두입력(VIN1,VIN2)이 모두 하이이면 PNP 트랜지스터(X1,X2)는 오프되고, 엔모스 트랜지스터(X3,X9)는 온되며 피모스 트랜지스터(X4)는 오프, 엔모스 트랜지스터(X5)는 온되고, 쇼트키 트랜지스터(X6)는 오프되고, 트랜지스터(X7)는 오프되고, 트랜지스터 (X8)는 온되므로 출력(Vout)은 로우된다. 또한 두입력(VIN1)(VIN2)이 모두 로우이면 엔모스 트랜지스터(X3,X9)는 모두 오프되어 피모스 트랜지스터(X4)는 온되고 엔모스 트랜지스터(X5)는 오프되어 쇼트키 트랜지스터(X6)가 온되고, 바이폴라 트랜지스터(X7)가 온되며, 트랜지스터(X8)는 오프가 되어 출력(Vout)은 하이 상태가 된다.
이때 두입력(VIN1,VIN2)중 어느 하나라도 로우이면 엔모스 트랜지스터(X3,X9)는 모두 오프되어 두입력(VIN1,VIN2)이 모두 로우인 경우와 동일하게 동작하게되고 따라서 출력(Vout)은 하이가 된다.
이와같이 본 발명에 따른 바이시모스 낸드게이트 회로는 입력의 PNP 트랜지스터와 클램핑 다이오드를 상용하여 낮은 전위까지 떨어지지 못하도록 할뿐아니라 EDS 노이즈가 전혀 없으며, 쇼트키 트랜지스터를 사용하여 빠른 속도를 갖도록 함은 물론 래치-업 현상을 방치할 수 있는 효과를 갖게 된다.

Claims (2)

  1. 입력(VIN1,VIN2,VIN3)은 각각 컬렉터 접지된 PNP 바이폴라 트랜지스터(X2,X4,X6)의 베이스와 다이오드(D1,D2,D3)의 캐소드에 인가됨과 동시에 베이스와 에미터카 접지된 트랜지스터(X1,X3,X5)의 컬렉터에 인가하고, 상기 PNP 바이폴라 트랜지스터(X2,X4,X6)의 에미터는 전원전압(Vdd)이 인가된 저항(R1)과 엔모스 트랜지스터(X7)의 게이트에 연결하고, 다이오드(D1,D2,D3)의 애노드는 엔모스 트랜지스터(X7)의 소오스와 앤모스 트랜지스터(X10)의 게이트에 연결함과 동시에 피모스 트랜지스터(X8)와 엔모스 트랜지스터(X9)로 구성된 인버터 및 인버터(IN1)를 거쳐 출력단(Vout)에 연결하고, 엔모스 트랜지스터(X10)의 소오스에는 저항(R4)과 엔모스 트랜지스터(X12)를 연결하고, 엔모스 트랜지스터(X10)의 드레인과 엔모스 트랜지스터(X12)의 게이트는 쇼트키 바이폴라 트랜지스터(X11)의 베이스에 연결하고, 에미터 접지된 상기 쇼트키 바이폴라 트랜지스터(X11)의 컬렉터는 출력단(Vout)에 연결하여 구성된 것을 특징으로 하는 바이시모스 낸드게이트 회로.
  2. 입력(VIN1,VIN2)을 각각 컬렉터 접지된 PNP 바이폴라 트랜지스터(X1,X2)의 베이스와 애노드 접지된 쇼트키 다이오드(D3,D4)의 캐소드 및 쇼트키 다이오드(D1,D2)의 캐소드에 인가하고, 상기 PNP 바이폴라 트랜지스터(X1,X2)의 에미터는 전원전압(Vdd)이 인가된 저항(R1)과 엔모스 트랜지스터(X7)의 게이트에 연결하고, 쇼트키 다이오드(D1,D2)의 애노드는 엔모스 트랜지스터(X3)의 소오스와 엔모스 트랜지스터(X9)의 게이트에 연결함과 동시에 피모스 트랜지스터(X4)와 엔모스 트랜지스터(X5)로 구성된 인버터의 입력단에 연결하고, 상기 인버터의 출력은 다이오드(D5)의 캐소드에 연결함과 동시에 쇼트키 트랜지스터(X6)의 베이스에 연결하고, 상기 다이오드(D5)의 애노드와 쇼트키 트랜지스터(X6)의 에미터는 접지된 저항(R3)에 연결함과 동시에 트랜지스터(X7)의 베이스에 연결하고, 엔모스 트랜지스터(X9)의 소오스는 접지된 저항(R4)에 연결함과 동시에 게이트에 전원전압(Vdd)이 인가된 엔모스 트랜지스터(X10)를 거쳐 접지하고, 엔모스 트랜지스터(X9)의 드레인은 에미터 접지된 바이폴라 트랜지스터(X8)의 베이스에 연결하고, 트랜지스터(X7)의 에미터와 트랜지스터(X8)의 컬렉터를 접속한후 출력단(Vout)에 연결하여 구성된 것을 특징으로 하는 바이시모스 낸드케이트 회로.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190014335A (ko) 2017-08-02 2019-02-12 (주) 태웅메디칼 담도용 스텐트

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