KR900008799B1 - BiMOS 논리회로 - Google Patents

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Abstract

내용 없음.

Description

BiMOS논리회로
제1도는 CMOS 논리회로를 나타낸 회로도.
제2도와 제3도는 종래의 BiMOS 논리회로를 나타낸 회로도.
제4도는 본 발명에 관한 BiMOS 논리회로의 1실시예를 나타낸 회로도.
제5도는 본 발명의 원리가 적용된 다른 회로구성을 나타낸 회로도이다.
* 도면의 주요부분에 대한 부호의 설명
1, 2, 5, 6 : PMOS 트랜지스터 3, 4, 7∼111 : NMOS 트랜지스터
12, 13 : 바이폴라트랜지스터 101, 106, 107 : PMOS 트랜지스터
102, 104, 105, 108∼111 : NMOS 트랜지스터
103, 112 : 바이폴라트랜지스터 I : 입력단자
ψ,
Figure kpo00001
: 제어신호 O : 출력단자
VIN : 입력전압 VOLT : 출력전압
본 발명의 BiMOS 논리회로에 관한 것으로, 특히 출력단자에 바이폴라트랜지스터를 구비한 BiMOS 논리회로에 관한 것이다.
최근, 논리 LSI에 대한 대용량화와 더불어 저소비 전력화에 대한 요구가 매우 증대되고 있는데, 이러한 요구에 따라 CMOS에 대한 관심도가 점차 높아지고 있고, 현재 이러한 CMOS의 성능도 미세화기술을 이용함으로써 괄목할만한 정도로 향상되어지고 있다.
제1도에는 이러한 CMOS 트랜지스터를 사용하여 구성된 전형적인 논리회로가 도시되어 있는데, 이 제1도에 도시된 논리회로는 4개의 트랜지스터 즉 2개의 PMOS 트랜지스터(1, 2)와 2개의 NMOS 트랜지스터(3, 4)로 구성되어, 입력전압(VIN)이 "L"(로우)레벨로 되면서 제어신호(
Figure kpo00002
)가 "L"(로우)레벨로 되는 경우 출력단자(VOLT)에 "H"(하이)레벨이 출력되고, 그 반대의 입력조건이 성립되는 경우 출력단자(VOUT)에 로우레벨이 출력되게 된다.
그러나, 이러한 CMOS 트랜지스터를 이용하는 논리 회로는 전류구동능력이 작기 때문에 바이폴라트랜지스터를 이용하는 회로에 비해 동작속도가 느리다는 불리한 단점이 있는바, 이 경우 전류구동능력을 향상시켜주기 위해서는 각 소자의 용량을 증가시켜주는 방법을 채용할 수 있기는 하지만, 이러한 방법에서는 게이트용량도 증가되기 때문에 그다지 큰 효과는 얻을 수 없을 뿐만아니라 각 소자가 차지하는 면적이 증대되기 때문에 접적화에 불리하게 된다는 문제점이 초래된다.
이러한 문제점을 해결하기 위해, 출력단에 바이폴라트랜지스터를 사용하는 BiMOS 논리회로가 채용되고 있는데, 제2도에는 그러한 BiMOS 논리회로에 대한 1실시예가 나타내어져 있다. 즉, 이 제2도에 도시된 BiMOS 논리회로는 PMOS 트랜지스터(5, 6) 및 NMOS 트랜지스터(7∼11)가 사용되는 7개의 MOS 트랜지스터와 2개의 바이폴라트랜지스터(12, 13)로 구성되어 있고, 그중 바이폴라트랜지스터(12, 13)의 베이스전류는 MOS 트랜지스터에 의해 제어되는 한편, 이 회로구성에서는 바이폴라트랜지스터(12, 13)가 출력단으로 이용되기 때문에 전류구동능력이 향상됨과 더불어 출력파형이 고속변경되어 첨예하게 되는 빠른 동작속도를 얻을 수 있게 된다.
제3도는 BiMOS 논리회로의 다른 실시예를 나타낸 것으로, 이 제3도에 도시된 논리회로는 PMOS 트랜지스터(14, 15)와 NMOS 트랜지스터(16∼18), 바이폴라트랜지스터(19, 20) 및 다이오드(21)로 구성되어 있고, 이러한 논리회로구성에서는 다이오드(21)를 사용함에 의해 MOS 회로측이 출력측으로 부터 전기적으로 분리되어지게 된다.
그런데 상기한 종래의 논리회로에서의 한가지 문제점을 회로구성의 소자수가 증가된다는 것인바, 예를들면 일정한 논리를 실현하기 위해 CMOS 트랜지스터만으로 구성되는 회로가 채용되는 경우에는 제1도에 도시된 바와 같이 4개의 회로구성소자를 사용하면 충분하게 되는 반면, 상기한 상태와 같은 동일한 논리를 실현하기 위해 제2도에 도시된 BiMOS 논리회로가 채용되는 경우에는 7개의 MOS 트랜지스터와 2개의 바이폴라트랜지스터가 필요하게 되고, 또 제3도에 도시된 BiMOS 논리회로가 채용되는 경우에는 5개의 MOS 트랜지스터와 2개의 바이폴라트랜지스터 및 1개의 다이오드가 필요하게 된다.
이와 더불어, 상기한 종래 논리회로에서의 다른 문제점으로는 이상(理想)적인 출력을 얻을 수 없다는 것인바, 예컨대 제2도에 도시된 회로에서는 출력단자(VOUT)의 로우레벨에서 전압값이 이상적인 접지전위로 되지 못하게 되는데, 이는 트랜지스터(13)의 베이스와 에미터사이에서 전위차(VF)가 발생되기 때문이고, 이에 따라 출력단자(VOUT)가 로우레벨로 되는 경우의 전압값은 0으로 되지 못하는 대신 전위차(VF)와 동일한 전위로 된다. 또 제3도에 도시된 회로에서는 이러한 문제가 더욱 심각하게 나타나게 되는바, 즉 출력단자로 부터의 전류가 다이오드(21)를 경유해서 바이폴라트랜지스터(20)의 베이스로 흐르게 됨에 따라 출력단자(VOUT)가 로우레벨로 되는 경우의 전압값은 바이폴라트랜지스터(20)의 베이스-에미터사이의 전위차(VF)에 다이오드(21)의 순방향전압강하(VD)가 부가되어 얻어지는 값으로 되므로 출력단자(VOUT)의 로우레벨에서 전압값은 이상적인 접지레벨과는 전혀 다른 값으로 되어버리게 된다는 문제가 있었다.
본 발명은 상기한 종래기술에서 발생되는 제반문제점을 해결하기 위한 것으로, 회로구성소자의 부품수를 절감시켜주면서 이상적인 출력레벨을 얻을 수 있도록 된 BiMOS 논리회로를 제공함에 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 BiMOS 논리회로는 PMOS 트랜지스터로 구성되는 제1트랜지스터와, NMOS 트랜지스터로 구성되는 제2트랜지스터, 바이폴라트랜지스터로 구성되는 제3트랜지스터, NMOS 트랜지스터로 구성되는 제4트랜지스터, NMOS 트랜지스터로 구성되는 제5트랜지스터를 구비하면서, 제1트랜지스터의 일단과 제2트랜지스터의 일단은 상호 중간접속점(node)에서 접속됨과 더불어 제1트랜지스터의 게이트와 제2트랜지스터의 게이트는 입력단자에 접속되고, 이 제1 및 제2트랜지스터중 하나의 트랜지스터의 다른 단에는 제1전원전압이 인가됨과 더불어 다른 트랜지스터의 다른단에 제어신호가 인가되며, 제3트랜지스터의 베이스가 중간접속점에 접속되면서 이 제3트랜지스터의 컬렉터 또는 에미터의 일단에 제2전원전압이 인가됨과 더불어 다른단에는 출력단자가 접속되고, 제4 및 제5트랜지스터의 일단이 출력단자에 각각 접속됨과 더불어 다른단에는 제1전원전압이 각각 인가되며, 제4트랜지스터의 게이트는 입력단자에 접속되면서 제5트랜지스터의 게이트에 제어신호의 상보적인 신호가 인가되도록 구성되어 있다.
이와 같이 구성되는 본 발명에 따른 BiMOS 논리회로는 PMOS 트랜지스터와 NMOS 트랜지스터의 중간접속점이 바이폴라트랜지스터이 베이스에 접속되어 제어하도록 되어 있음에 따라 회로구성의 소자수를 절감시켜 줄 수 있게 되고, 또한 NMOS 트랜지스터가 출력단자와 전원사이에 접속됨에 따라 출력단자에서 전원전압에 근사한 전압이 출력되게 되므로 이상적인 출력레벨을 얻을 수 있게 된다.
이하, 본 발명에 따른 BiMOS 논리회로에 관해 예시 도면에 의거하여 상세히 설명한다.
제4도는 본 발명에 따른 BiMOS 논리회로의 실시예를 나타낸 회로도로서, 이 제4도에 도시된 논리회로는 PMOS 트랜지스터(101)와, NMOS 트랜지스터(102), 바이폴라트랜지스터(103) 및 NMOS 트랜지스터(104, 105)로 구성되어 있는바, 이 논리회로에서는 PMOS 트랜지스터(101)와 NMOS 트랜지스터(102)는 상호 중간접속점(N)의 위치에서 직렬로 접속되면서 각 PMOS 트랜지스터(101)와, NMOS 트랜지스터(102)의 게이트는 입력단자(I)에 공통으로 접속되고, 또, 상기 NMOS 트랜지스터(102)의 일단은 접지되는 한편, PMOS 트랜지스터(101)의 일단에는 제어신호(ψ)가 인가된다.
또, 상기 바이폴라트랜지스터(103)의 베이스는 상기 중간접속점(N)에 접속되면서 그 바이폴라트랜지스터(103)의 컬렉터에는 전원전압(VCC)이 인가됨과 더불어 그 에미터가 출력단자(O)에 접속되고, NMOS 트랜지스터(104, 105)의 일단은 접지되면서 다른단은 출력단자(O)에 접속되며, 상기 NMOS 트랜지스터(14)의 게이트는 입력단자(I)에 접속되는 한편, NMOS 트랜지스터(105)의 게이트에는 제어신호(ψ)의 상보적인 제어신호(
Figure kpo00003
)가 인가된다.
이와 같이 구성되는 논리회로의 동작에 대해 설명하면 다음과 같다. 먼저, 입력단자(I)에 입력전압(VIN)이 로우레벨로 인가되면 PMOS 트랜지스터(101)가 턴온되고, 이때 제어신호(ψ)가 하이레벨로서 인가되는 경우 상기 바이폴라트랜지스터(103)가 턴온되어 출력단자(O)에는 하이레벨의 출력전압(VOUT)이 나타나게 되며, 이 경우 NMOS 트랜지스터(102, 104, 105)는 모두 컷 오프(cut off)되어 중간접속점(N)과 출력단자(O)가 접지로 부터 분리되는 한편, 제어신호(ψ)가 로우레벨로서 인가되는 경우에는 NMOS 트랜지스터(105)가 턴온되는 결과 출력단자(O)가 접지되므로 출력전압(VOUT)이 0으로 되고, 이에 따라 입력전압(VIN)이 로우레벨로서 인가되는 경우 출력전압(VOUT)은 제어신호(ψ)에 의해 제어되게 된다.
이와달리, 입력단자(I)에 입력전압(VIN)이 하이레벨로서 인가되는 경우에는 NMOS 트랜지스터(102)가 턴온되고, 이에 따라 바이폴라트랜지스터(103)는 베이스가 접지되기 때문에 컷오프되는 반면 NMOS 트랜지스터(104)가 턴온되므로 출력단자(O)가 접지되어 출력전압(VOUT)이 0으로 된다.
따라서, 제4도에 도시된 논리회로는 비교적 적은 소자수 즉 5개의 MOS 트랜지스터와 1개의 바이폴라트랜지스터로 구성되어 있고, 또한 PMOS 트랜지스터(101)와 NMOS 트랜지스터(102)가 바이폴라트랜지스터(103)의 베이스에 전류를 인가해주기 위해 필요한 능력만을 갖추고 있으면 바람직하게 되므로 이 제4도에 도시된 논리회로는 소규모의 소자로 구성시켜 줄 수 있게 된다.
여기서, 상기 바이폴라트랜지스터(103)의 증폭율을 β로 표시하면서 이 바이폴라트랜지스터(103)를 흐르는 전류를 i로 표시하면 PMOS 트랜지스터(101)에 흐르는 전류는 i/β로 되므로 제어신호(ψ)에 대한 부가용량을 미소한 값으로 억제해줄 수 있게 되고, 더욱이 출력전압(VOUT)의 로우레벨전위는 NMOS 트랜지스터(104 또는 105)에 의해 출력단자(O)를 접지시키게 되므로 이상적인 출력레벨로 얻을 수 있게 된다.
제5도는 본 발명의 원리가 적용된 다른 회로구성을 설명하는 회로도로서, 이 제5도에 도시된 논리회로는 PMOS 트랜지스터(106, 107)와 NMOS 트랜지스터(108∼111) 및 바이폴라트랜지스터(112)로 구성되어있고, 이러한 제4도에 도시된 논리회로를 제1도에서의 논리회로와 비교해서 설명하면 PMOS 트랜지스터(107)와 NMOS 트랜지스터(109)는 각각 제1도에서의 PMOS 트랜지스터(101)와 NMOS 트랜지스터(102)에 대응하면서, 이들 트랜지스터(107, 109)는 입력전압(VIN)을 인가받는 기능을 하게 되고, 또 NMOS 트랜지스터(110, 111)는 각각 제1도에서의 NMOS 트랜지스터(104, 105)에 대응되면서, 이들 트랜지스터(110, 111)는 출력전압(VOUT)이 0으로 되도록 해주는 기능을 하게 된다.
여기서, 제4도에 도시된 논리회로와 제1도에 도시된 논리회로사이의 차이점은 제어신호를 인가해주는 방식에 있는바, 이 제4도에 도시된 논리회로에서는 제어신호(
Figure kpo00004
)를 사용해서 PMOS 트랜지스터(106)와 NMOS 트랜지스터(108)의 게이트를 제어해주도록 되어 있다.
상기한 바와 같이 본 발명에 따른 BiMOS 논리회로는 PMOS 트랜지스터와 NMOS 트랜지스터의 중간접속점이 바이폴라트랜지스터의 베이스에 접속되어 제어하도록 되어 있기 때문에 소자수를 절감시켜줄 수 있게 되고, 또 NMOS 트랜지스터가 출력단자와 전원사이에 접속되게 되므로 출력단자에서 전원전압에 근사한 출력전압이 나타나게 되므로 이상적인 출력레벨을 얻을 수 있게 된다.

Claims (2)

  1. PMOS 트랜지스터로 구성되는 제1트랜지스터와, NMOS 트랜지스터로 구성되는 제2트랜지스터, 바이폴라트랜지스터로 구성되는 제3트랜지스터, NMOS 트랜지스터로 구성되는 제4트랜지스터, NMOS 트랜지스터로 구성되는 제5트랜지스터를 구비하면서, 제1트랜지스터의 일단과 제2트랜지스터의 일단이 상호 중간접속점에서 접속됨과 더불어 제1트랜지스터의 게이트와 제2트랜지스터의 게이트는 입력단자에 접속되고, 이 제1 및 제2트랜지스터중 하나의 트랜지스터의 다른단에 제1전원전압이 인가됨과 더불어 다른 트랜지스터의 다른단에 제어신호가 인가되며, 제3트랜지스터의 베이스가 상기 중간접속점에 접속되면서 이 제3트랜지스터의 컬렉터 또는 에미터의 일단에 제2전원전압이 인가됨과 더불어 다른단에는 출력단자가 접속되고, 제4 및 제5트랜지스터의 일단이 출력단자에 각각 접속됨과 더불어 다른단에 제1전원전압이 각각 인가되며, 제4트랜지스터의 게이트가 입력단자에 접속되면서 제5트랜지스터의 게이트에 제어신호의 상보적인 신호가 인가되도록 구성되는 것을 특징으로 하는 BiMOS 논리회로.
  2. 제1항에 있어서, 상기 제3트랜지스터는 NPN형인 것을 특징으로 하는 BiMOS 논리회로.
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