JPH07120727B2 - BiMOS論理回路 - Google Patents

BiMOS論理回路

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JPH07120727B2
JPH07120727B2 JP62073462A JP7346287A JPH07120727B2 JP H07120727 B2 JPH07120727 B2 JP H07120727B2 JP 62073462 A JP62073462 A JP 62073462A JP 7346287 A JP7346287 A JP 7346287A JP H07120727 B2 JPH07120727 B2 JP H07120727B2
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Description

【発明の詳細な説明】 〔発明の目的〕 (産業上の利用分野) 本発明はBiMOS論理回路、特に出力段にバイポーラトラ
ンジスタを用いたBiMOS論理回路に関する。
(従来の技術) 近年の論理LSIの大規模容量化および低消費電力化に対
する要求は非常に大きく、この要求に応えるCMOSの地位
は益々高まる傾向にある。このCMOSの性能も微細化技術
を駆使することにより、近年では著しく向上してきてい
る。第2図にこのCMOSを用いた典型的な論理回路を示
す。この回路はPMOSトランジスタ1、2、およびNMOSト
ランジスタ3、4の4つのMOSトランジスタから構成さ
れ、入力電圧VINが“L"であり、かつ、制御信号/φが
“L"であるときにVOUTとして“H"が出力され、その他の
場合はすべてVOUTとして“L"が出力される回路である。
しかしながら、このようなCMOSトランジスタを用いた回
路は、電流駆動能力が小さいため、バイポーラトランジ
スタを用いた回路に比べて動作速度が遅いという大きな
欠点がある。電流駆動能力を向上させるために、各素子
のゲート幅を増やすこともできるが、ゲート容量も増大
するためにさほどの効果はなく、素子の占有面積が大き
くなるために集積化に逆行するという弊害を招くことに
なる。
このため、出力段にバイポーラトランジスタを用いたBi
MOS論理回路が用いられている。第3図はこのようなBiM
OS論理回路の一例である。この回路は、PMOSトランジス
タ5、6、およびNMOSトランジスタ7〜11という7つの
MOSトランジスタと、バイポーラトランジスタ12、13か
ら構成されている。バイポーラトランジスタ12、13のベ
ース電流はMOSトランジスタによって制御され、バイポ
ーラトランジスタが出力段として用いられている。この
ため電流駆動能力が向上し、出力波形が急峻になる速い
動作速度を得ることができる。
第4図はBiMOS論理回路の別な例である。この回路は、P
MOSトランジスタ14、15、NMOSトランジスタ16〜18、バ
イポーラトランジスタ19、20、そしてダイオード21から
構成されている。ダイオード21によってMOS回路側が出
力側と分離される。
(発明が解決しようとする問題点) 上述した従来のBiMOS論理回路の1つの問題点は、出力
段のバイポーラトランジスタを制御するために構成素子
数が多くなるという点である。たとえば、同じ論理(NO
R)を実現するのに、CMOSのみで構成した回路を用いる
と、第2図に示すように4つの素子を用いればよい。と
ころが、第3図に示すBiMOS論理回路では、7つのMOSト
ランジスタと2つのバイポーラトランジスタが必要にな
り、第4図に示すBiMOS論理回路では、5つのMOSトラン
ジスタと2つのバイポーラトランジスタと1つのダイオ
ードが必要になる。
もう1つの問題点は、理想的な出力レベルを得ることが
できないという点である。たとえば、第3図に示す回路
では、出力VOUTの論理“L"レベルの電圧値は、次段の論
理回路にとって理想的な接地レベルにはならない。これ
はトランジスタ13のベース・エミッタ間にバイポーラト
ランジスタ固有の電位差VFが生じるためである。したが
って、出力VOUTの論理“L"レベルは接地電位ではなくVF
となる。第4図に示す回路では、この問題はより一層重
要である。すなわち、この回路では出力端子Oからの電
流がダイオード21を経てトランジスタ20のベースに流れ
るため、出力VOUTの“L"レベルは、トランジスタ20のベ
ース・エミッタ間電圧VFにダイオード21の順方向電圧降
下VDを加えた値になる。したがって、出力VOUTの論理
“L"レベルの電圧値は、理想的な接地レベルからかなり
離れた値となってしまう。
そこで本発明は、構成素子数を少なくでき、かつ、論理
“H"レベルが電源に応じたレベルに、論理“L"レベルが
必ず接地レベルとなるBiMOS論理回路を提供することを
目的する。
〔発明の構成〕
(問題点を解決するための手段) 上記目的を達成するため本発明のBiMOS論理回路は、NPN
型バイポーラトランジスタ(103)のエミッタ端子が出
力端子(O)に接続され、前記出力端子と基準端子(接
地)との間に第1及び第2のNMOSトランジスタ(105,10
4)が並列に接続され、前記NPN型バイポーラトランジス
タ(103)のベース端子と基準端子との間に第3のNMOS
トランジスタ(102)が接続され、第4のPMOSトランジ
スタ(101)の一端が前記NPN型バイポーラトランジスタ
(103)のベース端子に接続され、前記第4のPMOSトラ
ンジスタ(101)の他端には制御信号(φ)が与えら
れ、前記第1のNMOSトランジスタ(105)のゲートには
前記制御信号に対する相補的な信号(/φ)が与えら
れ、前記第2及び第3のNMOSトランジスタ(104,102)
と前記第4のPMOSトランジスタ(101)の各ゲートには
入力信号(VIN)が与えられ、前記NPN型バイポーラトラ
ンジスタ(103)のコレクタ端子には出力端子(O)に
“H"レベルの信号を供給するための基準端子に対する正
の電圧(VCC)が与えられ、前記制御信号(φ)が“H"
レベルでかつ前記入力信号(VIN)が“L"レベルのとき
のみ出力端子に“H"レベルの信号が得られ、前記組合せ
以外のときには出力端子に“L"レベルとして基準端子と
等しい電圧が得られることを特徴とする。
(作用) 本発明に係るBiMOS論理回路によれば、PMOSトランジス
タ101とNMOSトランジスタ102とを直列に接続し、各々の
ゲートに入力信号VINを供給し、PMOSトランジスタ101の
一端に制御信号φを与え、PMOSトランジスタ101とNMOS
トランジスタ102との中間節点をバイポーラトランジス
タ103のベースに接続して制御するようにしたため、NOR
論理の構成素子数の低減を図ることができる。また、出
力端子Oと接地電源との間にはNMOSトランジスタ104,10
5が接続されているため、NOR論理の論理“L"出力におい
て出力端子Oには、基準電位(接地)に等しい出力電圧
が得られ、論理出力に対応した理想に近い電圧レベルを
得ることができる。
(実施例) 以下、本発明を図示する実施例に基づいて説明する。第
1図は、本発明の一実施例に係るBiMOS論理回路の回路
図である。この回路は、PMOS101、NMOS102、バイポーラ
トランジスタ103、NMOS104、およびNMOS105から構成さ
れている。ここで、PMOS101とNMOS102とは互いに中間節
点Nにおいて直列接続され、PMOS101のゲートとNMOS102
のゲートとは入力端子Iに共通接続されている。また、
NMOS102の一方の端子は接地され、PMOS101の一方の端子
には制御信号φが与えられる。
また、バイポーラトランジスタ103のベースは中間節点
Nに接続され、コレクタは電源VCCに、エミッタは出力
端子Oにそれぞれ接続されている。NMOS104およびNMOS1
05の一方の端子は接地され、他方の端子は出力端子Oに
接続されている。NMOS104のゲートは入力端子Iに接続
され、NMOS105のゲートには、制御信号φに対して相補
的な信号/φが与えられる。
この回路の動作は次のとおりである。まず、入力端子I
に与えられる入力電圧VINが“L"で制御信号φが“H"の
場合、PMOS101がONとなり、トランジスタ103のベースに
電流が流れる。これによってトランジスタ103はONとな
り、出力端子Oに供給される出力電圧VOUTが“H"とな
る。このとき、NMOS102、104、105はいずれもOFFとな
り、中間節点Nおよび出力端子Oは接地点から分離され
ている。一方、入力電圧VINが“L"であっても制御信号
φが“L"であると、トランジスタ103のベースに電流は
流れずOFFとなりNMOS105がONとなるため、出力端子Oは
接地され出力電圧VOUTは接地電位となる。したがって、
入力電圧VINが“L"の場合、出力電圧VOUTは制御信号φ
によって制御される。
逆に、入力端子Iに与えられる入力電圧VINが“H"の場
合、PMOS101はOFFし、NMOS102がONとなり、トランジス
タ103はベースが接地されるためベースに電流が流れずO
FFとなる。また、NMOS104がONとなるため、出力端子O
は接地され出力電圧VOUTは接地電位となる。
この第1図に示す回路はMOSトランジスタを5素子、バ
イポーラトランジスタを1素子という比較的少ない素子
数で構成することができる。しかもPMOS101はバイポー
ラトランジスタ103のベースに電流を供給するのに必要
な能力さえ有していればよいので小規模の素子で構成で
きる。バイポーラトランジスタ103の増幅率をβとし、
ここを流れる電流をiとすれば、PMOS101に流す電流はi
/βで十分である。したがって、制御信号φに対する付
加容量も小さく抑えることができる。PMOS101とNMOS102
のみによって論理回路を構成した場合に問題となる論理
出力“L"のレベルがPMOS101のVthによってレベルシフト
し、論理“L"レベルとして接地電位が得られないという
問題は、その出力により制御するバイポーラトランジス
タ103のベースに電流を流さないことによって確実にオ
フするため全く問題とならない。また、出力電圧VOUT
“L"レベルはNMOS104または105によって出力端子Oを接
地することによって得られるので、理想的な出力レベル
を得ることができる。
〔発明の効果〕
以上のとおり本発明に係るBiMOS論理回路によれば、PMO
SトランジスタとNMOSトランジスタとの中間節点をバイ
ポーラトランジスタのベースに接続して論理出力に対応
する電流で制御するようにしたため、構成素子数の低減
を図ることができる。また、出力端子と電源との間には
NMOSが接続されているため、出力端子Oには“L"レベル
出力として接地電圧を得ることができ、“H"レベル出力
はバイポーラトランジスタより供給するため高速な出力
を実現できる。
【図面の簡単な説明】
第1図は本発明の一実施例に係るBiMOS論理回路の回路
図、第2図は従来のCMOS論理回路の回路図、第3図およ
び第4図は従来のBiMOS論理回路の回路図である。 符号の説明 1〜11……MOSトランジスタ、12,13……バイポーラトラ
ンジスタ、14〜18……MOSトランジスタ、19,20……バイ
ポーラトランジスタ、21……ダイオード、101……PMOS
トランジスタ、102……MOSトランジスタ、103……バイ
ポーラトランジスタ、104,105……NMOSトランジスタ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H03K 19/08 A (72)発明者 川口 隆之 神奈川県川崎市川崎区東田町2番地11号 東芝マイコンエンジニアリング株式会社内 (72)発明者 野沢 安満 神奈川県川崎市川崎区東田町2番地11号 東芝マイコンエンジニアリング株式会社内 (56)参考文献 特開 昭57−141128(JP,A) 特開 昭57−157639(JP,A)

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】NPN型バイポーラトランジスタのエミッタ
    端子が出力端子に接続され、前記出力端子と基準端子と
    の間に第1及び第2のNMOSトランジスタが並列に接続さ
    れ、前記NPN型バイポーラトランジスタのベース端子と
    基準端子との間に第3のNMOSトランジスタが接続され、
    第4のPMOSトランジスタの一端が前記NPN型バイポーラ
    トランジスタのベース端子に接続され、前記第4のPMOS
    トランジスタの他端には制御信号が与えられ、前記第1
    のNMOSトランジスタのゲートには前記制御信号に対する
    相補的な信号が与えられ、前記第2及び第3のNMOSトラ
    ンジスタと前記第4のPMOSトランジスタの各ゲートには
    入力信号が与えられ、前記NPN型バイポーラトランジス
    タのコレクタ端子には出力端子に“H"レベルの信号を供
    給するための基準端子に対する正の電圧が与えられ、前
    記制御信号“H"レベルでかつ前記入力信号が“L"レベル
    のときのみ出力端子に“H"レベルの信号が得られ、前記
    組合せ以外のときには出力端子に“L"レベルとして基準
    端子と等しい電圧が得られることを特徴とするBiMOS論
    理回路。
JP62073462A 1987-03-27 1987-03-27 BiMOS論理回路 Expired - Lifetime JPH07120727B2 (ja)

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