JPH02154521A - レベル変換回路 - Google Patents
レベル変換回路Info
- Publication number
- JPH02154521A JPH02154521A JP63308652A JP30865288A JPH02154521A JP H02154521 A JPH02154521 A JP H02154521A JP 63308652 A JP63308652 A JP 63308652A JP 30865288 A JP30865288 A JP 30865288A JP H02154521 A JPH02154521 A JP H02154521A
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- Japan
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- circuit
- resistor
- channel
- level conversion
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- Pending
Links
- 238000006243 chemical reaction Methods 0.000 title claims abstract description 15
- 230000010354 integration Effects 0.000 abstract 2
- 230000000694 effects Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017509—Interface arrangements
- H03K19/017518—Interface arrangements using a combination of bipolar and field effect transistors [BIFET]
Landscapes
- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に係り、ＣＭｏ５回路の信号振
幅をＥ ＣＬ （Ｅｍｉｔｔｅｒ Ｃｏｕｐｌｅｄ Ｌ
ｏｇｉｃ ）回路の信号振幅に変換するＣＭＯＳ −Ｅ
ＣＬレベル変換回路に関するものである。
幅をＥ ＣＬ （Ｅｍｉｔｔｅｒ Ｃｏｕｐｌｅｄ Ｌ
ｏｇｉｃ ）回路の信号振幅に変換するＣＭＯＳ −Ｅ
ＣＬレベル変換回路に関するものである。
第２図は従来のＣＭＯＳ −Ｅ ＣＬあるいはＴＴＬ−
ＥＣＬレベル変換回路を示すもので、昭和６３年電子情
報通信学会秋季大会（Ｃ１１３）において発表されてい
るものである。図において、Ｄ１〜Ｄ５はダイオード、
Ｒ１−Ｒ７は抵抗、Ｑ１〜Ｑ７はバイポーラトランジス
タを示す。
ＥＣＬレベル変換回路を示すもので、昭和６３年電子情
報通信学会秋季大会（Ｃ１１３）において発表されてい
るものである。図において、Ｄ１〜Ｄ５はダイオード、
Ｒ１−Ｒ７は抵抗、Ｑ１〜Ｑ７はバイポーラトランジス
タを示す。
ダイオードＤ２で受けたＴＴＬレベルの入力信号の振幅
は、抵抗Ｒ１及びダイオードＤ３〜Ｄ５により小さくさ
れる。バイポーラトランジスタＱ１、Ｑ３はその信号レ
ベルをシフトするものであり、バイポーラトランジスタ
Ｑ４のベース電位を与える。バイポーラトランジスタＱ
４及びＱ５はそれぞれのベース電位の大小関係により電
流スイッチとして働き、その結果は抵抗Ｒ５を介して出
力端からＥＣＬの信号振幅として出力される。
は、抵抗Ｒ１及びダイオードＤ３〜Ｄ５により小さくさ
れる。バイポーラトランジスタＱ１、Ｑ３はその信号レ
ベルをシフトするものであり、バイポーラトランジスタ
Ｑ４のベース電位を与える。バイポーラトランジスタＱ
４及びＱ５はそれぞれのベース電位の大小関係により電
流スイッチとして働き、その結果は抵抗Ｒ５を介して出
力端からＥＣＬの信号振幅として出力される。
バイポーラトランジスタＱ６、抵抗Ｒ６、またバイポー
ラトランジスタＱ７、抵抗Ｒ７は定電流回路を構成する
ものであり、トランジスタＱ４に直列に接続されている
バイポーラトランジスタＱ２は耐圧保護用として挿入さ
れる。
ラトランジスタＱ７、抵抗Ｒ７は定電流回路を構成する
ものであり、トランジスタＱ４に直列に接続されている
バイポーラトランジスタＱ２は耐圧保護用として挿入さ
れる。
従来の０ＭＯ８−ＥＣＬ回路あるいはＴＴＬ−ＥＣＬレ
ベル変換回路は以上のように構成されており、バイポー
ラトランジスタＱ４の耐圧保護用としてバイポーラトラ
ンジスタＱ２が必要となるとともに、電流スイッチがバ
イポーラトランジスタＱ４．Ｑ５．Ｑ７と抵抗Ｒ７，Ｒ
５，Ｒ２から構成されており、非常に多くの素子が必要
なためＬＳＩチップの占を面積が大きくなるという問題
があった。
ベル変換回路は以上のように構成されており、バイポー
ラトランジスタＱ４の耐圧保護用としてバイポーラトラ
ンジスタＱ２が必要となるとともに、電流スイッチがバ
イポーラトランジスタＱ４．Ｑ５．Ｑ７と抵抗Ｒ７，Ｒ
５，Ｒ２から構成されており、非常に多くの素子が必要
なためＬＳＩチップの占を面積が大きくなるという問題
があった。
本発明は上記のような問題点を解消するためになされた
もので、高集積が可能な０ＭＯ８−ＥＣＬレベル変換回
路を得ることを目的とする。
もので、高集積が可能な０ＭＯ８−ＥＣＬレベル変換回
路を得ることを目的とする。
〔課題を解決するための手段〕
本発明に係る０ＭＯ８−ＥＣＬレベル変換回路は、レベ
ルシフト回路のバイポーラトランジスタのコレクタ、ベ
ース間にダイオードを挿入して大きな逆バイアス電圧が
かからない構成にするとともに、電流スイッチを抵抗及
びｎチャネルトランジスタのみにより構成したものであ
る。
ルシフト回路のバイポーラトランジスタのコレクタ、ベ
ース間にダイオードを挿入して大きな逆バイアス電圧が
かからない構成にするとともに、電流スイッチを抵抗及
びｎチャネルトランジスタのみにより構成したものであ
る。
本発明における０ＭＯ８−ＥＣＬレベル変換回路では、
レベルシフト回路のバイポーラトランジスタのコレクタ
、ベース間に、ダイオードを挿入して大きな逆バイアス
電圧がかからない構成にしたので耐圧保護のためのバイ
ポーラトランジスタが必要なく、また電流スイッチを抵
抗及びｎチャネルトランジスタのみにより構成したので
、電流スイッチを構成する素子数が低減される。
レベルシフト回路のバイポーラトランジスタのコレクタ
、ベース間に、ダイオードを挿入して大きな逆バイアス
電圧がかからない構成にしたので耐圧保護のためのバイ
ポーラトランジスタが必要なく、また電流スイッチを抵
抗及びｎチャネルトランジスタのみにより構成したので
、電流スイッチを構成する素子数が低減される。
以下この発明の一実施例を図について説明する。
第１図において、Ｔ１はｐチャネルトランジスタ、Ｔ２
．Ｔ３はｎチャネルトランジスタ、１０はＴｌ、Ｔ２．
からなるインバータ回路、Ｒ１−Ｒ４は抵抗、Ｄｌ
はダイオード、Ｑ１〜Ｑ３はバイポーラトランジスタ、
２０はレベルシフト回路を示す。
．Ｔ３はｎチャネルトランジスタ、１０はＴｌ、Ｔ２．
からなるインバータ回路、Ｒ１−Ｒ４は抵抗、Ｄｌ
はダイオード、Ｑ１〜Ｑ３はバイポーラトランジスタ、
２０はレベルシフト回路を示す。
ＣＭＯＳレベルの入力信号はｐチャネルトランジスタＴ
１、ｎチャネルトランジスタＴ２からなるインバータ回
路１０により反転され、第１の抵抗Ｒ１とともに電流ス
イッチを構成するｎチャネルトランジスタＴ３に入力さ
れる。インバータ回路１０の出力が低レベルの場合、ｎ
チャネルトランジスタＴ３はＯＦＦ状態となり、電流は
抵抗Ｒ１、Ｒ２，ダイオードＤ１を流れる。その時バイ
ポーラトランジスタＱ１のベース電位は抵抗Ｒ１と抵抗
Ｒ２，ダイオードＤ１の電圧比によって決定され、高レ
ベルとなる。インバータ回路１０の出力が高レベルの場
合、ｎチャネルトランジスタＴ３はＯＮ状態となり、電
流は抵抗Ｒ１，ｎチャネルトランジスタＴ３を流れる。
１、ｎチャネルトランジスタＴ２からなるインバータ回
路１０により反転され、第１の抵抗Ｒ１とともに電流ス
イッチを構成するｎチャネルトランジスタＴ３に入力さ
れる。インバータ回路１０の出力が低レベルの場合、ｎ
チャネルトランジスタＴ３はＯＦＦ状態となり、電流は
抵抗Ｒ１、Ｒ２，ダイオードＤ１を流れる。その時バイ
ポーラトランジスタＱ１のベース電位は抵抗Ｒ１と抵抗
Ｒ２，ダイオードＤ１の電圧比によって決定され、高レ
ベルとなる。インバータ回路１０の出力が高レベルの場
合、ｎチャネルトランジスタＴ３はＯＮ状態となり、電
流は抵抗Ｒ１，ｎチャネルトランジスタＴ３を流れる。
その時のバイポーラトランジスタＱ１のベース電位はダ
イオードＤ１と抵抗Ｒ２を流れるわずかな電流によって
生ずる電圧によって決定され低レベルとなる。電流スイ
ッチであるｎチャネルトランジスタＴ３により小振幅化
された入力信号は、バイポーラトランジスタＱ１、抵抗
Ｒ３によりレベルシフトされ、バイポーラトランジスタ
Ｑ３を介してＥＣＬ回路に対応した信号レベルがと出力
端子ＯＵＴに出力される。バイポーラトランジスタＱ２
、抵抗Ｒ４は定電流回路を構成するものである。
イオードＤ１と抵抗Ｒ２を流れるわずかな電流によって
生ずる電圧によって決定され低レベルとなる。電流スイ
ッチであるｎチャネルトランジスタＴ３により小振幅化
された入力信号は、バイポーラトランジスタＱ１、抵抗
Ｒ３によりレベルシフトされ、バイポーラトランジスタ
Ｑ３を介してＥＣＬ回路に対応した信号レベルがと出力
端子ＯＵＴに出力される。バイポーラトランジスタＱ２
、抵抗Ｒ４は定電流回路を構成するものである。
以上のように本発明によれば、バイポーラトランジスタ
のコレクタ、ベース間にダイオードを挿入して大きな逆
バイアス電圧がかからないようにするとともに、電流ス
イッチをｎチャネルトランジスタと抵抗のみにより構成
したので、素子数の少ない０ＭＯ８−ＥＣＬレベル変換
回路が得られる効果がある。
のコレクタ、ベース間にダイオードを挿入して大きな逆
バイアス電圧がかからないようにするとともに、電流ス
イッチをｎチャネルトランジスタと抵抗のみにより構成
したので、素子数の少ない０ＭＯ８−ＥＣＬレベル変換
回路が得られる効果がある。
【図面の簡単な説明】
第１図は本発明の一実施例による０ＭＯ８−ＥＣＬレベ
ル変換回路の回路図、第２図は従来のＴＴＬ−ＥＣＬレ
ベル変換回路の回路図である。 図において、１０はインバータ回路、Ｔ １〜Ｔ３はＭ
Ｏ８型トランジスタ、Ｑ１〜Ｑ３はバイポーラトランジ
スタ、Ｒ１は第１の抵抗、Ｄｌはダイオード、２０はレ
ベルシフト回路を示す。 なお図中同一符号は同−又は相当部分を示す。
ル変換回路の回路図、第２図は従来のＴＴＬ−ＥＣＬレ
ベル変換回路の回路図である。 図において、１０はインバータ回路、Ｔ １〜Ｔ３はＭ
Ｏ８型トランジスタ、Ｑ１〜Ｑ３はバイポーラトランジ
スタ、Ｒ１は第１の抵抗、Ｄｌはダイオード、２０はレ
ベルシフト回路を示す。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １）ＣＭＯＳ−ＥＣＬレベル変換回路において、ＣＭＯ
Ｓレベルの入力信号を反転するインバータ回路と、 このインバータ回路からの出力をゲート入力とするｎチ
ャネルトランジスタと、これに直列に接続された第１の
抵抗からなる電流スイッチと、上記ｎチャネルトランジ
スタと上記第１の抵抗との接続点を入力とするレベルシ
フト回路と、該レベルシフト回路のバイポーラトランジ
スタのベース、エミッタ間に挿入され該レベルシフト回
路の入力電圧の最低レベルを確保するダイオードとを備
えたことを特徴とするレベル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63308652A JPH02154521A (ja) | 1988-12-06 | 1988-12-06 | レベル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63308652A JPH02154521A (ja) | 1988-12-06 | 1988-12-06 | レベル変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02154521A true JPH02154521A (ja) | 1990-06-13 |
Family
ID=17983651
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63308652A Pending JPH02154521A (ja) | 1988-12-06 | 1988-12-06 | レベル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02154521A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999000903A1 (fr) * | 1997-06-27 | 1999-01-07 | Hitachi Ltd | Circuit a phase asservie, et machine et systeme de traitement de donnees |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62230223A (ja) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | 出力回路 |
-
1988
- 1988-12-06 JP JP63308652A patent/JPH02154521A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62230223A (ja) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | 出力回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999000903A1 (fr) * | 1997-06-27 | 1999-01-07 | Hitachi Ltd | Circuit a phase asservie, et machine et systeme de traitement de donnees |
| US6947514B1 (en) | 1997-06-27 | 2005-09-20 | Renesas Technology Corporation | Phase-locked loop circuit, information processing apparatus, and information processing system |
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