JPH02154521A - レベル変換回路 - Google Patents
レベル変換回路Info
- Publication number
- JPH02154521A JPH02154521A JP63308652A JP30865288A JPH02154521A JP H02154521 A JPH02154521 A JP H02154521A JP 63308652 A JP63308652 A JP 63308652A JP 30865288 A JP30865288 A JP 30865288A JP H02154521 A JPH02154521 A JP H02154521A
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- JP
- Japan
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- circuit
- resistor
- channel
- level conversion
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- Pending
Links
- 238000006243 chemical reaction Methods 0.000 title claims abstract description 15
- 230000010354 integration Effects 0.000 abstract 2
- 230000000694 effects Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017509—Interface arrangements
- H03K19/017518—Interface arrangements using a combination of bipolar and field effect transistors [BIFET]
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に係り、CMo5回路の信号振
幅をE CL (Emitter Coupled L
ogic )回路の信号振幅に変換するCMOS −E
CLレベル変換回路に関するものである。
幅をE CL (Emitter Coupled L
ogic )回路の信号振幅に変換するCMOS −E
CLレベル変換回路に関するものである。
第2図は従来のCMOS −E CLあるいはTTL−
ECLレベル変換回路を示すもので、昭和63年電子情
報通信学会秋季大会(C113)において発表されてい
るものである。図において、D1〜D5はダイオード、
R1−R7は抵抗、Q1〜Q7はバイポーラトランジス
タを示す。
ECLレベル変換回路を示すもので、昭和63年電子情
報通信学会秋季大会(C113)において発表されてい
るものである。図において、D1〜D5はダイオード、
R1−R7は抵抗、Q1〜Q7はバイポーラトランジス
タを示す。
ダイオードD2で受けたTTLレベルの入力信号の振幅
は、抵抗R1及びダイオードD3〜D5により小さくさ
れる。バイポーラトランジスタQ1、Q3はその信号レ
ベルをシフトするものであり、バイポーラトランジスタ
Q4のベース電位を与える。バイポーラトランジスタQ
4及びQ5はそれぞれのベース電位の大小関係により電
流スイッチとして働き、その結果は抵抗R5を介して出
力端からECLの信号振幅として出力される。
は、抵抗R1及びダイオードD3〜D5により小さくさ
れる。バイポーラトランジスタQ1、Q3はその信号レ
ベルをシフトするものであり、バイポーラトランジスタ
Q4のベース電位を与える。バイポーラトランジスタQ
4及びQ5はそれぞれのベース電位の大小関係により電
流スイッチとして働き、その結果は抵抗R5を介して出
力端からECLの信号振幅として出力される。
バイポーラトランジスタQ6、抵抗R6、またバイポー
ラトランジスタQ7、抵抗R7は定電流回路を構成する
ものであり、トランジスタQ4に直列に接続されている
バイポーラトランジスタQ2は耐圧保護用として挿入さ
れる。
ラトランジスタQ7、抵抗R7は定電流回路を構成する
ものであり、トランジスタQ4に直列に接続されている
バイポーラトランジスタQ2は耐圧保護用として挿入さ
れる。
従来の0MO8−ECL回路あるいはTTL−ECLレ
ベル変換回路は以上のように構成されており、バイポー
ラトランジスタQ4の耐圧保護用としてバイポーラトラ
ンジスタQ2が必要となるとともに、電流スイッチがバ
イポーラトランジスタQ4.Q5.Q7と抵抗R7,R
5,R2から構成されており、非常に多くの素子が必要
なためLSIチップの占を面積が大きくなるという問題
があった。
ベル変換回路は以上のように構成されており、バイポー
ラトランジスタQ4の耐圧保護用としてバイポーラトラ
ンジスタQ2が必要となるとともに、電流スイッチがバ
イポーラトランジスタQ4.Q5.Q7と抵抗R7,R
5,R2から構成されており、非常に多くの素子が必要
なためLSIチップの占を面積が大きくなるという問題
があった。
本発明は上記のような問題点を解消するためになされた
もので、高集積が可能な0MO8−ECLレベル変換回
路を得ることを目的とする。
もので、高集積が可能な0MO8−ECLレベル変換回
路を得ることを目的とする。
〔課題を解決するための手段〕
本発明に係る0MO8−ECLレベル変換回路は、レベ
ルシフト回路のバイポーラトランジスタのコレクタ、ベ
ース間にダイオードを挿入して大きな逆バイアス電圧が
かからない構成にするとともに、電流スイッチを抵抗及
びnチャネルトランジスタのみにより構成したものであ
る。
ルシフト回路のバイポーラトランジスタのコレクタ、ベ
ース間にダイオードを挿入して大きな逆バイアス電圧が
かからない構成にするとともに、電流スイッチを抵抗及
びnチャネルトランジスタのみにより構成したものであ
る。
本発明における0MO8−ECLレベル変換回路では、
レベルシフト回路のバイポーラトランジスタのコレクタ
、ベース間に、ダイオードを挿入して大きな逆バイアス
電圧がかからない構成にしたので耐圧保護のためのバイ
ポーラトランジスタが必要なく、また電流スイッチを抵
抗及びnチャネルトランジスタのみにより構成したので
、電流スイッチを構成する素子数が低減される。
レベルシフト回路のバイポーラトランジスタのコレクタ
、ベース間に、ダイオードを挿入して大きな逆バイアス
電圧がかからない構成にしたので耐圧保護のためのバイ
ポーラトランジスタが必要なく、また電流スイッチを抵
抗及びnチャネルトランジスタのみにより構成したので
、電流スイッチを構成する素子数が低減される。
以下この発明の一実施例を図について説明する。
第1図において、T1はpチャネルトランジスタ、T2
.T3はnチャネルトランジスタ、10はTl、T2.
からなるインバータ回路、R1−R4は抵抗、Dl
はダイオード、Q1〜Q3はバイポーラトランジスタ、
20はレベルシフト回路を示す。
.T3はnチャネルトランジスタ、10はTl、T2.
からなるインバータ回路、R1−R4は抵抗、Dl
はダイオード、Q1〜Q3はバイポーラトランジスタ、
20はレベルシフト回路を示す。
CMOSレベルの入力信号はpチャネルトランジスタT
1、nチャネルトランジスタT2からなるインバータ回
路10により反転され、第1の抵抗R1とともに電流ス
イッチを構成するnチャネルトランジスタT3に入力さ
れる。インバータ回路10の出力が低レベルの場合、n
チャネルトランジスタT3はOFF状態となり、電流は
抵抗R1、R2,ダイオードD1を流れる。その時バイ
ポーラトランジスタQ1のベース電位は抵抗R1と抵抗
R2,ダイオードD1の電圧比によって決定され、高レ
ベルとなる。インバータ回路10の出力が高レベルの場
合、nチャネルトランジスタT3はON状態となり、電
流は抵抗R1,nチャネルトランジスタT3を流れる。
1、nチャネルトランジスタT2からなるインバータ回
路10により反転され、第1の抵抗R1とともに電流ス
イッチを構成するnチャネルトランジスタT3に入力さ
れる。インバータ回路10の出力が低レベルの場合、n
チャネルトランジスタT3はOFF状態となり、電流は
抵抗R1、R2,ダイオードD1を流れる。その時バイ
ポーラトランジスタQ1のベース電位は抵抗R1と抵抗
R2,ダイオードD1の電圧比によって決定され、高レ
ベルとなる。インバータ回路10の出力が高レベルの場
合、nチャネルトランジスタT3はON状態となり、電
流は抵抗R1,nチャネルトランジスタT3を流れる。
その時のバイポーラトランジスタQ1のベース電位はダ
イオードD1と抵抗R2を流れるわずかな電流によって
生ずる電圧によって決定され低レベルとなる。電流スイ
ッチであるnチャネルトランジスタT3により小振幅化
された入力信号は、バイポーラトランジスタQ1、抵抗
R3によりレベルシフトされ、バイポーラトランジスタ
Q3を介してECL回路に対応した信号レベルがと出力
端子OUTに出力される。バイポーラトランジスタQ2
、抵抗R4は定電流回路を構成するものである。
イオードD1と抵抗R2を流れるわずかな電流によって
生ずる電圧によって決定され低レベルとなる。電流スイ
ッチであるnチャネルトランジスタT3により小振幅化
された入力信号は、バイポーラトランジスタQ1、抵抗
R3によりレベルシフトされ、バイポーラトランジスタ
Q3を介してECL回路に対応した信号レベルがと出力
端子OUTに出力される。バイポーラトランジスタQ2
、抵抗R4は定電流回路を構成するものである。
以上のように本発明によれば、バイポーラトランジスタ
のコレクタ、ベース間にダイオードを挿入して大きな逆
バイアス電圧がかからないようにするとともに、電流ス
イッチをnチャネルトランジスタと抵抗のみにより構成
したので、素子数の少ない0MO8−ECLレベル変換
回路が得られる効果がある。
のコレクタ、ベース間にダイオードを挿入して大きな逆
バイアス電圧がかからないようにするとともに、電流ス
イッチをnチャネルトランジスタと抵抗のみにより構成
したので、素子数の少ない0MO8−ECLレベル変換
回路が得られる効果がある。
【図面の簡単な説明】
第1図は本発明の一実施例による0MO8−ECLレベ
ル変換回路の回路図、第2図は従来のTTL−ECLレ
ベル変換回路の回路図である。 図において、10はインバータ回路、T 1〜T3はM
O8型トランジスタ、Q1〜Q3はバイポーラトランジ
スタ、R1は第1の抵抗、Dlはダイオード、20はレ
ベルシフト回路を示す。 なお図中同一符号は同−又は相当部分を示す。
ル変換回路の回路図、第2図は従来のTTL−ECLレ
ベル変換回路の回路図である。 図において、10はインバータ回路、T 1〜T3はM
O8型トランジスタ、Q1〜Q3はバイポーラトランジ
スタ、R1は第1の抵抗、Dlはダイオード、20はレ
ベルシフト回路を示す。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 1)CMOS−ECLレベル変換回路において、CMO
Sレベルの入力信号を反転するインバータ回路と、 このインバータ回路からの出力をゲート入力とするnチ
ャネルトランジスタと、これに直列に接続された第1の
抵抗からなる電流スイッチと、上記nチャネルトランジ
スタと上記第1の抵抗との接続点を入力とするレベルシ
フト回路と、該レベルシフト回路のバイポーラトランジ
スタのベース、エミッタ間に挿入され該レベルシフト回
路の入力電圧の最低レベルを確保するダイオードとを備
えたことを特徴とするレベル変換回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63308652A JPH02154521A (ja) | 1988-12-06 | 1988-12-06 | レベル変換回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63308652A JPH02154521A (ja) | 1988-12-06 | 1988-12-06 | レベル変換回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02154521A true JPH02154521A (ja) | 1990-06-13 |
Family
ID=17983651
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63308652A Pending JPH02154521A (ja) | 1988-12-06 | 1988-12-06 | レベル変換回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02154521A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1999000903A1 (fr) * | 1997-06-27 | 1999-01-07 | Hitachi Ltd | Circuit a phase asservie, et machine et systeme de traitement de donnees |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62230223A (ja) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | 出力回路 |
-
1988
- 1988-12-06 JP JP63308652A patent/JPH02154521A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62230223A (ja) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | 出力回路 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1999000903A1 (fr) * | 1997-06-27 | 1999-01-07 | Hitachi Ltd | Circuit a phase asservie, et machine et systeme de traitement de donnees |
US6947514B1 (en) | 1997-06-27 | 2005-09-20 | Renesas Technology Corporation | Phase-locked loop circuit, information processing apparatus, and information processing system |
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