JPS6412413B2 - - Google Patents

Info

Publication number
JPS6412413B2
JPS6412413B2 JP54110155A JP11015579A JPS6412413B2 JP S6412413 B2 JPS6412413 B2 JP S6412413B2 JP 54110155 A JP54110155 A JP 54110155A JP 11015579 A JP11015579 A JP 11015579A JP S6412413 B2 JPS6412413 B2 JP S6412413B2
Authority
JP
Japan
Prior art keywords
flip
flop
output
pulse converter
flop cell
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP54110155A
Other languages
English (en)
Other versions
JPS5534597A (en
Inventor
Resuraa Herumuuto
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG filed Critical Siemens AG
Publication of JPS5534597A publication Critical patent/JPS5534597A/ja
Publication of JPS6412413B2 publication Critical patent/JPS6412413B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
    • H03K5/151—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs
    • H03K5/1515—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs non-overlapping

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Manipulation Of Pulses (AREA)
  • Analogue/Digital Conversion (AREA)
  • Logic Circuits (AREA)
  • Pulse Circuits (AREA)
  • Dc-Dc Converters (AREA)

Description

【発明の詳細な説明】 この発明は同じ周期で異なるデイジタルパルス
が現われる２個の信号出力を持つ所の、デイジタ
ル半導体回路のクロツク供給のためのパルス変換
器に関する。
西独特許出願公開第2345837号公報には、モノ
リシツクに集積されたデイジタル半導体回路の、
クロツク制御のための発振器が記載され、その補
助により周期的なデイジタルパルスの２個の列が
発生され、そのパルスは互に同じ時間値だけ位相
推移されている。かかるクロツク発生器の主要構
成部分は、フリツプフロツプセルおよびそれと接
続されたロジツクゲートである。その際注意すべ
きことは、クロツク発生器の両信号出力に現われ
るパルスは、長方形の時間プロフイル、すなわち
主として２個の異なる電圧状態を持ち、その一方
はロジツク零、他方はロジツク１に対応すること
であり、その際各個のパルスの作用レベルは主と
してそれぞれこれらの両ロジツク状態の１つにの
み所属する。他方の状態は普通には無情報の状態
に対応する。
更にデイジタル設備に対する電子的クロツク発
生器において下記の如きものが公知である。すな
わち周期的パルスを発生する発振器と、これらの
パルスを印加される変換器であり、２個の別々の
出力を持つものとが備えられ、これらの２個の出
力に周期的のデイジタルパルスの列が現われ、し
かして両パルス列の間に一定の時間的関係が、下
記のように与えられる、すなわち一方のパルス列
の作用レベルが、他方のパルス列の作用レベル
と、それぞれ２個の休みにより分離されるように
なる。之によりクロツク発生器により制御される
デイジタル設備における作用レベルの障害となる
重なりが、公知のクロツク発生器に比較して、著
しく高い確実さをもつて除かれる。何となれば休
みの存在により、制御される回路における伝搬時
間相違の作用が打消されるからである。
この発明の目的は、任意の形の周期的パルスに
より制御可能であり、かつその両信号出力からそ
れぞれ同じ周波数を持つ周期的の長方形パルスの
列が送出され、その際両出力信号は同じ信号走行
時間を有しそれぞれの作用レベルは長さが異なり
かつ簡単な手段によりその符号を定めることが可
能な集積可能なパルス変換器を得ることにある。
制御用パルスとして、例えば台形、３角形は正弦
波形のパルスが考えられる。
この目的を達成するため冒頭に述べた形式のパ
ルス変換器において、この発明によれば、周期的
の制御パルスを印加される制御入力が、一方にお
いて第１フリツプフロツプセルの直接の、並びに
反転される信号入力と、他方において分圧段に接
続され、更に第２フリツプフロツプセルの直接
の、および反転される信号入力の制御のため、分
圧段において変更された制御パルスが備えられ、
更に第１プツシユプル終段の制御のため、第１フ
リツプフロツプセルの両信号出力、および第２プ
ツシユプル終段の制御のため、第２フリツプフロ
ツプセルの両信号出力が備えられ、両プツシユプ
ル終段はそれぞれ２個のトランジスタの直列接続
により与えられ、一方において分圧段および両フ
リツプフロツプセルへの給電にも役立つ基準電位
に、他方において少くも両フリツプフロツプセル
の給電のために備えられた動作電位にあり、最後
に両プツシユプル終段の両トランジスタの間にあ
る接合点が、それぞれパルス変換器の信号出力と
して役立つ如くなるのである。
プツシユプル終段として、同じ形式の、すなわ
ちnpn−トランジスタか、或はpnp−トランジス
タの２個のバイポーラトランジスタ、或は電界効
果トランジスタ、殊にMOS電界効果トランジス
タが考えられる。分圧段は初歩的の場合２個抵抗
の直列接続から成り、その一方の終端点をもつて
共通の基準電位に、他方の終端点をもつて変換器
の制御入力に接続され、それに対し分圧点は直接
に、第２フリツプフロツプセル、特にRS−フリ
ツプフロツプセルの一方の入力に、インバータを
介して他方の入力に接続され、インバータにより
第２フリツプフロツプセルの反転する信号入力が
作られる。同様に第１フリツプフロツプセルへの
印加のため、パルス変換器の制御入力は、第１フ
リツプフロツプセル（やはりRS−フリツプフロ
ツプとして構成すると良い）の一方の入力に直接
に、並びにインバータを経て第２の入力に接続さ
れる。
しかし分圧段の上記のような構成は、トランジ
スタを含む分圧段により一層具合良く置換され、
この段に両プツシユプル終段の電圧供給に役立つ
電位、すなわち動作電位および基準電位が印加さ
れる。
従つて分圧段はエミツタフオロワ接続のバイポ
ーラトランジスタから成ることができ、そのベー
スはパルス変換器の制御入力に、コレクタは動作
電位UGGに、エミツタは前在抵抗を経て基準電位
USSにある。分圧段の出力として、トランジスタ
および前在抵抗の間に存在する接合点が役立ち、
この点は第２フリツプフロツプセルの一方の入力
に直接に、第２入力にインバータを介して接続さ
れる。
他方において分圧段は電界効果トランジスタ、
特にMOS電界効果トランジスタから成ることも
でき、そのゲートは分圧器の入力としてパルス変
換器の制御入力に接続され、ドレインは動作電位
UGGと、ソース領域は抵抗を経て基準電位USSと
接続される。この抵抗と電界効果トランジスタの
ドレインとの間に存在する接合点は、分圧段の出
力として役立ち、従つて第２フリツプフロツプセ
ルの一方の入力に直接に、しかしてインバータを
介して他方の入力に接続される。上記のエミツタ
フオロワ接続と類似に、電界効果トランジスタを
持つ上記の構成は、ソースフオロワ接続と呼ばれ
る。
両終段の構成に関し、やはりバイポーラトラン
ジスタを持つ構成および電界効果トランジスタ特
にMOSトランジスタを持つ構成が使用される。
よつて各個のプツシユプル終段の両トランジス
タは、互に同じバイポーラトランジスタとして構
成することもでき、そのベース区域はそれぞれ所
属するフリツプフロツプセルの両信号出力の１つ
と接続され、しかしてエミツタ−コレクタ区間は
直列に、下記のように、すなわち一方のトランジ
スタのコレクタが動作電位UGGに、他方のトラン
ジスタのエミツタが基準電位USSにあるように接
続される。両トランジスタの間に存在する接合点
は、既述のようにパルス変換器の信号出力として
役立つ。
他方においてプツシユプル終段中の両トランジ
スタは、２個の電界効果トランジスタによつても
与えることができ、そのソース−ドレイン区間は
直列にあり、その際一方のトランジスタのドレイ
ンは動作電位UGGに、他方のトランジスタのソー
スは基準電位USSにある。トランジスタの両ゲー
トは所属のフリツプフロツプセルのそれぞれ出力
と接続され、それに対して両電界効果トランジス
タの間の接合点は、パルス変換器の両信号出力を
形成する。プツシユプル終段の両電界効果トラン
ジスタが同じタイプであることは、パルス変換器
の製作を簡単にする利点がある。しかしコンプリ
メント技術、特にCMOS技術における構成も、
具合の良い電気的特性のために有利である。
次に両図面についてMOS技術における信頼さ
れる構成を述べる。之において周期的の制御パル
スを印加されるべき制御入力は、一方においてソ
ースフオロワ段の信号入力に接続され、他方にお
いて第１フリツプフロツプセルの制御のために設
けられ、更に第２フリツプフロツプセルの制御の
ため、ソースフオロワ段の信号出力が役立ち、最
後に第１フリツプフロツプセルの両信号出力、お
よび第２フリツプフロツプセルの両信号出力が、
直列接続の電界効果トランジスタ対の制御に役立
ち、これらトランジスタはソースフオロワ接続お
よび両フリツプフロツプセルと同じ動作電位から
給電され、しかしてパルス変換器の両信号出力
は、第１のトランジスタ対のトランジスタの間
か、或は第２の対のトランジスタの間に存在する
所の接続点により与えられる。
第１図にこのように構成されたパルス変換器の
接続図、第２図に両フリツプフロツプセルの信号
出力、パルス変換器の両信号出力、および制御入
力に存在する所のパルスのダイヤフラムを示す。
第１図に示す構成に対する主要事項は、両フリ
ツプフロツプセルFF１，FF２のそれぞれ１つに
より制御され、かつそれぞれトランジスタ対Ｐ１
或はＰ２により与えられる所のプツシユプル終段
が、それぞれ一方のトランジスタＴ２或はＴ４の
ソース端子をもつて基準電位USSに、他方のトラ
ンジスタＴ３或はＴ５のドレイン端子をもつて第
２の給電電位UGGに置かれ、更にソースフオロワ
SFの入力を形成する電界効果トランジスタＴ１
が、そのドレインをもつて第２の給電電位UGG
に、抵抗ｔを経てそのソース端子をもつて基準電
位USSに接続され、最後にソースフオロワSFの出
力を形成する所の、入力トランジスタＴ１および
抵抗ｔの間の接合点が、第２フリツプフロツプセ
ルFF２の両入力の各々に（殊に一方はインバー
タの中間接続により、必要な反転入力を作る）接
続されることにある。インバータはｉ２で示す。
第１図に示す実施形において、更に第１のトラ
ンジスタ対Ｐ１の、すなわち第１の終段の、ドレ
インをもつて第２給電電位UGGに接続される所の
電界効果トランジスタＴ３は、そのゲートを経て
第１フリツプフロツプセルFF１の下記の如き出
力、すなわちそのロジツク状態がフリツプフロツ
プセルFF１のそれぞれの転換直後に、フリツプ
フロツプセルFF１の、制御入力SEからインバー
タｉ１を経て印加される信号入力において、転換
を生じるロジツク状態に対応する所の出力に接続
され、しかして第１トランジスタ対Ｐ１の他方の
トランジスタＴ２のゲートは、第１フリツプフロ
ツプセルFF１の他方の出力に接続される。
最後に第２トランジスタ対Ｐ２、すなわち第２
プツシユプル終段の、ソース端子をもつて基準電
位USSにある所の電界効果トランジスタＴ４が、
そのゲートをもつて第２フリツプフロツプセル
FF２の下記の如き出力、すなわちそのロジツク
状態がこのフリツプフロツプセルのそれぞれの転
換直後、第２フリツプフロツプセルFF２の、イ
ンバータｉ２を経て印加される信号入力におけ
る、転換を生じるロジツク状態に対応する所の出
力と接続され、しかして他方のトランジスタＴ５
のゲートは、第２フリツプフロツプセルの他方の
出力Ｃに接続される。
両フリツプフロツプFF１，FF２は、それぞれ
２個の入力を持つ所の、交叉結合されたノアゲー
トＧにより実現される。両入力の中のそれぞれ一
方は交叉結合に対し使用され、他方の入力はそれ
ぞれRSタイプのフリツプフロツプセルの信号入
力として役立つ。
ノアゲートをMOS技術で実現する際、公知の
ように２個の互いに同じの電界効果トランジスタ
（之はそのゲートをもつてノアゲートの各信号入
力を形成する）が、そのソース領域をもつて共通
の基準電位USSに、ドレインをもつてゲートＧの
信号出力を経、かつ負荷抵抗を経て他方の動作電
位に接続される。交叉結合の目的でそれぞれ２個
のノアゲートＧが、一方の入力をもつてそれぞれ
他方のゲートの出力と導電的に接続される。
両インバータｉ１，ｉ２はそれぞれドライバト
ランジスタにより与えられ、そのゲートがインバ
ータの信号入力を形成し、ソース端子が基準電位
USSに、しかしてそのインバータの信号出力を形
成するドレイン端子が負荷抵抗を経て他方の動作
電位UGGに接続される。ゲートＧおよびインバー
タｉ１，ｉ２の詳細は第１図に省略されている。
信号入力SEは容量的に、特に阻止方向の極性
のPn遷移部を経て基準電位USSにも接続され、動
作中、例えば第２図の最初のダイヤグラムSEに
示される如き、台形のプロフイルを持つことがで
きる制御信号を印加される。制御パルスの周期性
は、パルス変換器の後に普通のように接続され給
電される集積半導体回路の規則的なクロツク供給
のため望ましい。
制御入力SEはソースフオロワSFの入力トラン
ジスタＴ１のゲートと接続され、その他前述のよ
うに両電位UGG，USSに接続される。ソースフオ
ロワSFの入力トランジスタＴ１はMOS電界効果
トランジスタとして、直列抵抗ｔはデプリーシヨ
ン形のMOS電界効果トランジスタとして構成さ
れる。同様にロジツクゲートＧおよびインバータ
ｉ１，ｉ２において、負荷抵抗はそれぞれデブリ
ーシヨン形のMOS電界効果トランジスタにより
与えられ、之は公知の仕方でそのゲート電極と当
該のトランジスタのソース或はドレイン端子との
導電接続により、抵抗として接続される。之に反
し入力或はドライバトランジスタはエンハンスメ
ント形のMOS電界効果トランジスタから成る。
ソースフオロワSFの信号出力は、第２フリツ
プフロツプセルFF２の一方の信号入力に、およ
びインバータｉ２を経て他方の信号入力に接続さ
れる。このフリツプフロツプセルFF２、および
パルス変換器の制御入力を経て制御される第１フ
リツプフロツプセルFF１は、殊にパルス側縁の
急峻化に、すなわちいわばシユミツトトリガとし
て役立つ。第１フリツプフロツプセルFF１の信
号出力Ａ，Ｂおよび第２フリツプフロツプセル
FF２の信号出力Ｃ，Ｄは、第２図から分かるパ
ルスを持つ。出力ＢおよびＤのロジツク状態は、
インバータｉ１或はｉ２によつてフリツプフロツ
プセルFF１或はFF２に伝達されるロジツク状態
に対応することが明らかである。
両プツシユプル終段Ｐ１，Ｐ２のトランジスタ
は、エンハンスメント形MOS電界効果トランジ
スタＴ２，Ｔ３或はＴ４，Ｔ５から成り、これら
トランジスタは前述のように動作電位UGGおよび
USSに、および両フリツプフロツプセルFF１，
FF２の出力に接続される。従つてFF１の出力Ａ
は第１プツシユプル終段Ｐ１のトランジスタＴ２
のゲートに、FF１の出力ＢはＰ１のトランジス
タＴ３に接続され、終段Ｐ１の出力TSは第２図
に見られる出力信号TSを導く。他方においてFF
２の出力Ｃは第２プツシユプル終段Ｐ２のトラン
ジスタＴ５のゲートに、出力ＤはトランジスタＴ
４のゲートに接続され、Ｐ２の出力TMはパルス
変換器の第２の出力信号を供給する。トランジス
タＴ５、Ｔ３はUGGに、トランジスタＴ２、Ｔ４
はUSSにある。
第２図の最後の両ダイヤフラムから分かる所
の、信号出力TS，TMに現われるパルスの形は、
制御入力SEに存在する制御パルスの有限な側縁
傾斜の際いつでも保持される。パルス形は例えば
３角形或は正弦波形であり得る。設備を制御する
パルスは、制御入力SEに並びに基準電位USSに導
く外部端子に印加される。
更に注意すべきことは、第１図に見られる両終
段Ｐ１，Ｐ２の接続の代りに、当該の終段Ｐ１或
はＰ２の端子を関連するフリツプフロツプセル
FF１或はFF２と交換する場合、クロツクTM或
はTSは付加の伝搬時間損失なしに、否定形とし
て得ることもできる。その際第１フリツプフロツ
プセルFF１の出力ＡはＰ１のトランジスタＴ３
に、出力ＢはトランジスタＴ２に、或はFF２の
出力ＣはＰ２のトランジスタＴ４に、出力Ｄはト
ランジスタＴ５に接続される。
この発明の装置の基礎となる作用原理は下記の
通りである。
第１フリツプフロツプセルFF１および第１プ
ツシユプル終段Ｐ１と、高い入力電圧に応動し第
２フリツプフロツプセルFF２および第２プツシ
ユプル終段Ｐ２により与えられる所の接続組合せ
との総合作用により、クロツクTMが分離され
る。他方のクロツクTSは正規のインバータ段に
より与えられる。クロツク信号は両動作振幅の差
や短時間に経過するが、之は出力TMおよびTS
に現われるクロツクパルスの作用レベル間の休み
の長さを決定する。両終段Ｐ１，Ｐ２の各々の両
トランジスタは、同時に導通できないので、両ト
ランジスタの間に容量性の横流が流れ得る。従つ
て第１図に示す接続が与えられる。之は第２図か
ら分かるように、非デイジタルパルス例えば台形
パルスを、長方形パルスに変換し、このパルスは
第２図の最後の両ダイヤグラムから分かる形を持
つ。
実現はバイポーラ技術並びにMOS技術で可能
である。パルス変換器は多くの場合、給電される
べき集積半導体回路と共に半導体チツプ上に総合
されるので、供給されるべき回路中にバイポーラ
技術或はMOS技術の何れで実現されるかに従つ
て、構成は各個に調整される。
パルス周波数は上部は発振器の全RC時間によ
り限定されるが、下部は制限が無い。
バイポーラトランジスタによりパルス変換器を
実現する場合、プツシユプル終段を形成するトラ
ンジスタを、関連するフリツプフロツプセルの信
号出力に、MOS技術で実現するのに類似に接続
する。
【図面の簡単な説明】
第１図はこの発明の実施例の接続図、第２図は
両フリツプフロツプセル、パルス変換器の信号出
力、および制御入力に存在するパルスのダイヤグ
ラムである。 図において、Ａ，Ｂ，Ｃ，Ｄ……信号出力、
FF１，FF２……フリツプフロツプセル、Ｇ……
ノアゲート、ｉ１，ｉ２……インバータ、Ｐ１，
Ｐ２……プツシユプル終段のトランジスタ対、
SE……制御入力、SF……分圧段（ソースフオロ
ワ）、ｔ……直列抵抗、Ｔ１……入力電界効果ト
ランジスタ、Ｔ２〜Ｔ５……Ｐ１，Ｐ２の電界効
果トランジスタ、TM，TS……パルス変換器の
信号出力、UGG……動作電位、USS……基準電位。

Claims (1)

  1. 【特許請求の範囲】 １ ２個の信号出力を備え、それに同じ周期を持
    つ異なるデイジタルパルスが現れる如くなるパル
    ス変換器において、周期的の制御パルスを印加さ
    れる制御入力SEが、一方において第１のフリツ
    プフロツプセルFF１の直接の、並びに反転され
    た信号入力に接続され、他方において分圧段SF
    に接続され、更に第２のフリツプフロツプセル
    FF２の直接の、および反転された信号入力の制
    御のため、上記分圧段SFおいて変更される制御
    パルスが備えられ、更に第１のプツシユプル終段
    Ｐ１の制御のための、第１フリツプフロツプセル
    FF１の両信号出力Ａ，Ｂ、および第２のプツシ
    ユプル終段Ｐ２の制御のための、第２のフリツプ
    フロツプセルFF２の両信号出力Ｃ，Ｄが備えら
    れ、しかして両フリツプフロツプ終段Ｐ１，Ｐ２
    は、それぞれ２個のトランジスタＴ２，Ｔ３；Ｔ
    ４，Ｔ５の直列接続により与えられ、これらは一
    方において分圧段SFおよび両フリツプフロツプ
    セルFF１，FF２の給電にも役立つ基準電位USS
    に、他方において少くも両フリツプフロツプセル
    FF１，FF２の給電のために備えられた動作電位
    UGGに接続され、最後に両フリツプフロツプ終段
    Ｐ１，Ｐ２の両トランジスタの間に存在する各接
    合点が、パルス変換器の各信号出力TS，TMと
    して役立つことを特徴とする集積可能なデイジタ
    ル半導体回路のクロツク供給のためのパルス変換
    器。 ２ 両プツシユプル終段Ｐ１，Ｐ２は、それぞれ
    ２個の互に同じバイポーラトランジスタの直列接
    続から成り、そのベース端子はそれぞれ所属のフ
    リツプフロツプセルFF１，FF２の両信号出力の
    １つと接続され、しかして一方のトランジスタの
    コレクタは動作電位UGGに、他方のトランジスタ
    のエミツタは基準電位UGGにあることを特徴とす
    る特許請求の範囲第１項記載のパルス変換器。 ３ 両プツシユプル終段Ｐ１，Ｐ２は、それぞれ
    特に同じの電界効果トランジスタの対Ｔ２，Ｔ
    ３；Ｔ４，Ｔ５から成り、そのゲートは関連する
    フリツプフロツプセルFF１，FF２の各信号出力
    Ａ，Ｂ；Ｃ，Ｄと接続され、それに対し当該のプ
    ツシユプル終段Ｐ１，Ｐ２の一方のトランジスタ
    のソース端子は基準電位USSに、他方のトランジ
    スタのドレイン端子は他の動作電位UGGにあるこ
    とを特徴とする特許請求の範囲第１項記載のパル
    ス変換器。 ４ 分圧段SFとしてエミツタフオロワ接続のバ
    イポーラトランジスタが備えられ、そのベースは
    制御入力SEに、コレクタは他方の動作電位UGG
    に、エミツタは抵抗を経て基準電位USSにあり、
    しかして分圧段の出力はエミツタおよび抵抗の間
    の接合点により与えられることを特徴とする特許
    請求の範囲第１項ないし第３項のいずれかに記載
    のパルス変換器。 ５ 分圧段SFとしてソースフオロワ接続の電界
    効果トランジスタＴ１が備えられ、そのゲート電
    極は制御入力SEと接続され、ドレインは他の動
    作電位UGGに、ソースは抵抗ｔを経て基準電位
    USSに接続され、分圧段SFの出力は、電界効果ト
    ランジスタＴ１のソース端子と、その基準電位
    USSと接続された抵抗ｔとの間に存在する所の、
    接合点により与えられることを特徴とする特許請
    求の範囲第１項ないし第３項記載のパルス変換
    器。 ６ 両フリツプフロツプセルFF１，FF２はRS
    −フリツプフロツプとして構成され、第１のフリ
    ツプフロツプセルFF１の一方の入力は直接に、
    他方の入力はインバータｉ１を経て制御入力SE
    に接続され、それに対し第２のフリツプフロツプ
    セルFF２の一方の入力は直接に、その第２入力
    はインバータｉ２を経て分圧段SFの出力に接続
    されることを特徴とする特許請求の範囲第１項な
    いし第５項のいずれかに記載のパルス変換器。 ７ 第１プツシユプル終段Ｐ１の、ドレインによ
    つて第２の給電電位UGGにある所の電界効果トラ
    ンジスタＴ３は、そのゲートを経て第１フリツプ
    フロツプセルFF１の下記の如き出力に接続され
    る、すなわち第１のフリツプフロツプセルのそれ
    ぞれの転換直後に、ロジツク状態が、第１フリツ
    プフロツプセルの反転制御の信号入力における、
    転換を生じるロジツク状態に対応する所の出力Ｂ
    に接続され、しかして第１プツシユプル終段Ｐ１
    の他方のトランジスタＴ２は、第１フリツプフロ
    ツプセルFF１の他方の出力Ａに接続されること
    を特徴とする特許請求の範囲第３項記載のパルス
    変換器。 ８ 第２プツシユプル終段Ｐ２の、ソース端子を
    もつて基準電位USSに接続される電界効果トラン
    ジスタＴ４は、そのゲートを経て第２フリツプフ
    ロツプセルFF２の下記の如き出力、すなわちそ
    のロジツク状態が、このフリツプフロツプセルの
    それぞれ転換の直後に、第２フリツプフロツプセ
    ルFF２の反転されて分圧段SFから印加される信
    号入力における、上記転換を生じるロジツク状態
    に対応する所の出力Ｄに接続され、しかして第２
    のプツシユプル終段Ｐ２の他方のトランジスタＴ
    ５のゲートは、第２フリツプフロツプセルFF２
    の他方の出力Ｃと接続されたことを特徴とする特
    許請求の範囲第７項記載のパルス変換器。 ９ 第１プツシユプル終段Ｐ１の、ソース端子を
    もつて基準電位USSにある電界効果トランジスタ
    Ｔ２は、そのゲートを経て第１フリツプフロツプ
    セルFF１の下記の如き出力、すなわちそのロジ
    ツク状態が第１フリツプフロツプセルのそれぞれ
    の転換直後に、第１フリツプフロツプセルFF１
    の反転して印加される信号入力における、上記転
    換を生じるロジツク状態に対応する所の出力Ｂに
    接続され、しかして第１のプツシユプル終段Ｐ１
    の他方のトランジスタＴ３のゲートは、第１フリ
    ツプフロツプセルFF１の他方の出力Ａに接続さ
    れることを特徴とする特許請求の範囲第３項記載
    のパルス変換器。 １０ 第２プツシユプル終段Ｐ２の、ドレイン端
    子をもつて第２給電電位UGGにある電界効果トラ
    ンジスタＴ５は、そのゲートを経て第２のフリツ
    プフロツプセルFF２の下記の如き出力、すなわ
    ちそのロジツク状態が、このフリツプフロツプセ
    ルのそれぞれの転換直後に、第２フリツプフロツ
    プセルFF２の、分圧段SFから反転して印加され
    る信号入力における、上記転換を生じるロジツク
    状態に対応する所の出力Ｄに接続され、しかして
    第２のプツシユプル終段Ｐ２の他方のトランジス
    タＴ４のゲートが、第２のフリツプフロツプセル
    FF２の他方の出力Ｃと接続されることを特徴と
    する特許請求の範囲第９項記載のパルス変換器。 １１ 両フリツプフロツプセルFF１，FF２はや
    はり電界効果トランジスタにより実現され、更に
    パルス変換器中の抵抗はデプリーシヨン形の電界
    効果トランジスタにより、しかして信号により制
    御されるゲートを持つ電界効果トランジスタは、
    エンハンスメント形の電界効果トランジスタによ
    り与えられることを特徴とする特許請求の範囲第
    ３項ないし第５項のいずれかに記載のパルス変換
    器。 １２ パルス変換器はモノリシツク集積された半
    導体回路として、特に給電されるべきデイジタル
    回路と一緒に実施されることを特徴とする特許請
    求の範囲第１項ないし第１１項のいずれかに記載
    のパルス変換器。
JP11015579A 1978-08-30 1979-08-29 Pulse converter for supplying clock to digital semiconductor circuit Granted JPS5534597A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE2837855A DE2837855C2 (de) 1978-08-30 1978-08-30 Impulswandler zur Taktversorgung von digitalen Halbleiterschaltungen

Publications (2)

Publication Number Publication Date
JPS5534597A JPS5534597A (en) 1980-03-11
JPS6412413B2 true JPS6412413B2 (ja) 1989-02-28

Family

ID=6048272

Family Applications (1)

Application Number Title Priority Date Filing Date
JP11015579A Granted JPS5534597A (en) 1978-08-30 1979-08-29 Pulse converter for supplying clock to digital semiconductor circuit

Country Status (5)

Country Link
US (1) US4283639A (ja)
JP (1) JPS5534597A (ja)
DE (1) DE2837855C2 (ja)
FR (1) FR2435160A1 (ja)
GB (1) GB2030403B (ja)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5787620A (en) * 1980-11-20 1982-06-01 Fujitsu Ltd Clock generating circuit
US4467224A (en) * 1982-03-18 1984-08-21 Rca Corporation System for applying a high voltage source to a CRT through a capacitive load
DE3217264A1 (de) * 1982-05-07 1983-11-10 Siemens AG, 1000 Berlin und 8000 München Integrierter impulsformer
IT1210945B (it) * 1982-10-22 1989-09-29 Ates Componenti Elettron Circuito di interfaccia per generatori di segnali di sincronismo a due fasi nonsovrapposte.
JPS59121697A (ja) * 1982-12-27 1984-07-13 Toshiba Corp シフトレジスタ
US4789822A (en) * 1984-07-18 1988-12-06 Naoyuki Ohmatoi Three-electrode sensor for phase comparison and pulse phase adjusting circuit for use with the sensor
DE3546604C2 (en) * 1985-07-13 1989-09-07 Stribel Gmbh, 7443 Frickenhausen, De A device for a motor vehicle
JPS63110811A (ja) * 1986-10-28 1988-05-16 Mitsubishi Electric Corp クロツクジエネレ−タ
JPH0797710B2 (ja) * 1990-06-12 1995-10-18 松下電器産業株式会社 電子機器
US5357204A (en) * 1993-09-01 1994-10-18 Intel Corporation One-shot clock generator circuit
JP3441780B2 (ja) * 1994-02-21 2003-09-02 日本テキサス・インスツルメンツ株式会社 クロック信号生成回路
US5541527A (en) * 1995-10-31 1996-07-30 Sgs-Thomson Microelectronics, Inc. PECL buffer
JP2994272B2 (ja) * 1996-08-23 1999-12-27 九州日本電気株式会社 多相クロック発生回路
US6181182B1 (en) * 1999-03-18 2001-01-30 Agilent Technologies Circuit and method for a high gain, low input capacitance clock buffer
US6310499B1 (en) * 2000-07-17 2001-10-30 Hewlett-Packard Company Methods and apparatus for adjusting the deadtime between non-overlapping clock signals
GB2398192B (en) * 2003-02-04 2006-02-01 Transparent Engineering Limited Improvements in or relating to an electronic device

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3393367A (en) * 1965-12-08 1968-07-16 Rca Corp Circuit for generating two consecutive same-duration pulses, each on separate outputterminals, regardless of triggering-pulse duration
US3473051A (en) * 1966-02-08 1969-10-14 Sylvania Electric Prod Bistable logic circuit
US3619793A (en) * 1969-11-05 1971-11-09 Atlantic Richfield Co Digital waveform generator with adjustable time shift and automatic phase control
JPS4912853U (ja) * 1972-05-10 1974-02-02
DE2345837A1 (de) * 1973-09-12 1975-03-20 Merk Gmbh Telefonbau Fried Schaltungsanordnung fuer einen mindestens zwei zueinander phasenverschobene taktfolgen gleicher frequenz liefernden elektronischen taktgenerator
DE2401781C2 (de) * 1974-01-15 1981-11-19 Siemens AG, 1000 Berlin und 8000 München Anordnung zur Takterzeugung für ladungsgekoppelte Schaltungen
US3961269A (en) * 1975-05-22 1976-06-01 Teletype Corporation Multiple phase clock generator
DE2713319C2 (de) * 1977-03-25 1983-08-18 Siemens AG, 1000 Berlin und 8000 München Taktgeber für digitale Halbleiterschaltungen

Also Published As

Publication number Publication date
JPS5534597A (en) 1980-03-11
DE2837855A1 (de) 1980-03-13
FR2435160A1 (fr) 1980-03-28
FR2435160B1 (ja) 1984-02-03
DE2837855C2 (de) 1984-03-29
GB2030403A (en) 1980-04-02
GB2030403B (en) 1982-11-10
US4283639A (en) 1981-08-11

Similar Documents

Publication Publication Date Title
JPS6412413B2 (ja)
US6194920B1 (en) Semiconductor circuit
JPS63501468A (ja) Ｃｍｏｓ対ｅｃｌインタフエ−ス回路
JPS61118023A (ja) Ｍｏｓ型半導体集積回路の入力ゲ−ト回路
KR100301151B1 (ko) 논리증폭기
GB2030404A (en) Pulse shaper for supplying timing pulses to digital circuits
JPH0258806B2 (ja)
KR850006902A (ko) 전압레벨 검출회로
JPH1012823A (ja) ２電源型集積回路
JPH05102312A (ja) 半導体集積回路
JPH0351334B2 (ja)
JP4601787B2 (ja) 発振器
KR930011437A (ko) 전력소모를 감소시키는 기능을 갖는 바이폴라-상보형 금속 산화물 반도체(bicmos) 트랜지스터 트랜지스터 논리(ttl)회로
JP2555776B2 (ja) Ｂｉｍｏｓレベル変換器
JPH057151A (ja) レベルシフト回路
JPH10247690A (ja) 低電圧動作発振器
JPS6010920A (ja) 相補形半導体集積回路
JP2689628B2 (ja) ドライバー回路
JPH09116419A (ja) レベルシフタ回路
JPS59201524A (ja) 出力回路
JPS6243367B2 (ja)
JP2000349617A (ja) 半導体集積回路装置
SU428556A1 (ru) Логический элемент на переключателях тока
JPH05322984A (ja) テスト入力回路
KR970701450A (ko) 광범위의 전원에서 동작하는데 적합한 저전압 바이씨모스 디지탈 지연 체인(Low-voltage BiCMOS digital delay chain suitable for operation over a wide power supply range)