DE2713319C2 - Taktgeber für digitale Halbleiterschaltungen - Google Patents

Description

Die Erfindung bezieht sich auf einen Taktgeber der im Oberbegriff des Patentanspruchs 1 angeführten Gat-

■»' tung.

Ein Taktgeber dieser Gattung ist in der DE-OS 25 315 beschrieben. Er besteht aus einem /?C-Oszillator. w-iner Steuerschaltung, einem Vielbit-Schieberegister und aus einem Ausgangslogik-Gatter. Dabei ist es

⁴' die Aufgabe dieses Taktgebers, zeitliche Überlappungen von Impulsen aus den beiden Impulsfolgen zu vermeiden. Die üblichen Taktgeber sind nämlich nicht immer ausreichend, um kompliziertere und in integrierter Halbleitertechnik aufgebaute Digitalanlagen mit

"' voller Betriebssicherheit zu steuern, da die durch sie. erzeugten Impulsfolgen häufig zu an sich unbeabsichtigten zeitlichen Überlappungen innerhalb der gesteuerten Anlage infolge unterschiedlicher Laufzeiten der beiden Impulsfolgen führen können. Aus diesem Grunde ist die

>"> Anlag' nach der DE-OS 22 25 315 so aufgebaut, daß jeder Einzelimpuls der vom Taktgeber abgegebenen beiden Impulsfolger nicht nur von den NaiJ'barimpu!- sen der eigenen Folge sondern auch von den zeitlich unmittelbar vorausgehenden und nachfolgenden Ein-

^h" zelimpulsen der anderen Folge durch eine impulslose Zeitspanne deutlich getrennt ist.

Als Koppdnetzwerk zwischen den beiden Flip-Flopzellen dient ein Viel-Bit-Schieberegister mit Rückkopplung. Die Dauer der Einzelimpulse und dtr Impulspausen der beiden periodischen Impulsfolgen stimmen überein.

Eine weitere Mögüchkeit solche Impulsfolgen zu erzeugen ist in der DE-OS 22 41 349 beschrieben. Bei ihr

wird durch den Taktgeber das erste Flip-Flop und gleichzeitig ein Monoflop beaufschlagt, welch letzteres zur Steuerung des zweiten Flip-Flops dient. Beide Flip-Flops dienen zur Steuerung je eines Eingangs zweier UND-Gatter, deren Ausgang die beiden Taktfolgen liefert. Die impulsfreie Zeitspanne zwischen den Einzelimpulsen der jeweils einen Folge zu den Einzelimpulsen der jeweils anderen Folge wird hier ersichtlich durch das Monoflop, also unter Vermittlung eines Widerstands mit einem Kondensator bemessen. Im Interesse einer besseren Reproduzierbarkeit ist es daher wünschenswert, auf den Einsatz eines Monoflops zu verzichten, vor allem wenn die Schaltung in MOS-Technik ausgeführt werden soll. Dies ist zwar au«.h bei einem Taktgeber nach der DE-OS 22 25 315 der Fall |edoch ist eine Lösung wünschenswert, die im Vergleich zu dem in der DE-OS 22 25 315 angewendeten Prinzip zwei periodische Impulsfolgen liefert, deren Einzelimpulse und Impulspausen unterschiedliche Zeitdauer haben.

Diese Aufgabe wird bei einem gattungsgleichen Taktgeber mit den im kennzeichnenden Teil des Anspruchs 1 angegebenen Merkmalen gelöst.

Die F.rfindung wird nun anhand der F i g. 1 bis 6 näher beschrieben. Dabei stellt F i g. 1 eine in MOS-Technik zu realisierende Ausführungsform und Fig.2 das zugehörige Zeitdiagramm dar. F i g. 3 zeigt die Steuerung eines Schieberegisters durch einen Taktgeber entsprechend Fig I. während die übrigen Figuren einer besonderen Ausbildungsart der Erfindung gewidmet sind.

Entsprechend der Definition der Erfindung sind bei der in Fig. 1 dargestellten Schaltung für einen Impulsgeber die je eine der beiden gewünschten Impulsfolgen liefernden und einander gleichen logischen Gatter /Vl und Λ/2 durch eine Digitalanlage gesteuert, die aus zwei unter Vermittlung zweier Verzögerungsglieder hintereinander geschalteten Flip-Flopzellen Fl und F2 besteht. Dabei sind die beiden Ausgänge 1, 2 der ersten Flip-Flopzelle Fl über je ein Verzögerungsglied an je einen der beiden Eingänge 11 und 12 der zweiten Flip-Flopzelle F2 gelegt. Außerdem sind die vier Ausgänge 1, 2, 3 und 4 der beiden Flip-Flopzellen FX und F2 einzeln an je einen Eingang 15 und 16 bzw. 18 und 19 der beiden logischen Gatter JVl und N 2 gelegt.

Dabei ist jedes der beiden logischen Gatter N 1 und N 2 von je einem der beiden Ausgänge 1, 2 der ersten Flip-Flopzelle Fl und von je einem der beiden Ausgänge 3 und 4 der zweiten Flip-Flopzelle F2 beaufschlagt, wobei die Zuordnung der Ausgänge der beiden Flip-Flopzellen Fl und F2 zu den Eingängen der beiden logischen Gatter /Vl und N 2 derart getroffen ist. daß bei der Beaufschlagung des einzelnen Gatters nur solche Ausgänge der beiden Flip-Flopzellen Fl und F2 miteinander kombiniert sind, die — abgesehen von einer durch je eines der beiden Verzögerungsglieder bedingten Verschiebung — jeweils identische logische Zustände führen. Schließlich sind bei dieser Anordnung die Eingänge 5 und 8 der ersten Flip-Flopzelle Fl über ein mit Gleichspannung betriebenes und durch die zweite Flip-Flopzelle F2 durch Rückkopplung beaufschlagtes sowie aus der Parallelschaltung dreier Stromwege bestehendes Netzwerk versorgt. Dabei ist der zur Beaufschlagung des einen Eingangs der ersten Flip-Flopzelle Fl dienende erste Stromweg durch einen Inverter IN, der zur Beaufschlagung des zweiten Eingangs der ersten Flip-Flopzelle Fl dienende zweite Stromweg von einer als Souroefolger (bzw. Emitterfolger) wirksamen Kombination 5Fund der dritte — zur Steuerung des ersten und des zweiten Stromweges JN und SF dienende Stromweg durch die Serienschaltung eines Widerstands ' R und eines Kondensators C gebildet, welch letzterer von einem die Rückkopplung des Ausgangs 4 der zweiten Flip-Flopzelle F2 auf das Netzwerk vermittelnden Transistor 27 überbrückt ist. Der Kondensator C beeinflußt aufgrund seines jeweiligen Aufladezustands

i" die Potentiale an den in den beiden anderen Strom wegen IN und SF vorgesehenen Transistoren und damit die Versorgung der beiden Eingänge der ersten Flip-Flopzelle Fl.

Die beiden Fhp-Flop-Zellen Fl, F2 sind im

H Beispielsfalle sogenannte RS-Flip-FIops und demgemäß durch jeweils zwei NOR-Gatter dargestellt, deren Ausgänge jeweils auf den einen der beiden Eingänge des anderen NOR-Gatters in der betreffenden Zelle zurückgeführt sind. Die beiden Ausgänge 1 und 2 der

-" ersten Flip-Flop-Zelle Fl sind über jeweils ein Verzögerungsglied an je einen Eingang 11 beziehungsweise 14 der zweiten Flip-Flop-Zelle F2 gelegt. Im Beispielsfalle liegt der mit 1 bezeichnete Ausgang von Fl an dem Eingang Il und der mit 2 bezeichnete

-⁵ Ausgang am Eingang 14 von F2. Prüft man nun die logische Funktion der beiden hintereinandergeschalteten Flip-Flop-Zellen Fl und F2. so erkennt man, daß die logischen Zustände zwischen den Ausgängen 1 und 4 einerseits und zwischen den Ausgängen 2 und 3 andererseits bei einer verzögerungslosen leitenden Überbrückung der zwischen den beiden Flip-FIop-Zellen F i,F2 geschalteten Verzögerungsglieder miteinander identisch wären. Durch die beiden mit der Gleichspannung tVooan ihren Gateelektroden gesteuerten und deshalb lediglich als Widerstand wirkenden MOS-Feldeffekttransistoren vom Verarmungstyp 9 beziehungsweise 10 und die beiden mit dem einen ihrer Beläge über Masse (Uss) und andererseits über die Ausgänge? i beziehungsweise 2 von Fi und über die Source-Drainstrecken der beiden Feldeffekttransistoren in der aus Fig. 1 ersichtlichen Weise mit Spannung beaufschlagten Kapazitäten Cl und C2 ist jeweils ein Verzögerungsglied zwischen je einem Ausgang von Fl an je einen Eingang von F2 gegeben. Zur Beaufschlagung des einen logischen Gatters N1 sind — der oben angegebeinen Regel zufolge — die Ausgänge 1 von Fl und 4 von F2 und zur Beaufschlagung des anderen logischen Gatters N 2 die Ausgänge 2 von F1 und 3 von F2 miteinander kombiniert.

Die beiden logischen Gatter Nl und /V 2 haben jeweils gewöhnlich zwei Eingänge und sind bevorzugt als NOR-Gatter ausgebildet. An ihren Ausgäben 17 beziehungsweise 20 erscheinen die angestrebten Impulsfolgen 7*5 und TM. Dank der in der Fig,2 dargestellten Zuordnung der Eingänge 5 und 8 der ersten Flip-Flop-Zelle Fl zu den beiden Stromwegen IN und SF ist die Zuordnung der Impulsfolgen TS und TM zu den beiden Gattern N1 und N2 derart, daß am Ausgang 17 von N1 die — die längeren Digitalimpulse aufweisende — Folge TS und am Ausgang 20 von N 2 die Folge TM erscheint Ein Austausch der Anschlüsse 5 und 7 von Fl würde auch hier eine Umkehrung bewirken.

Die in der F i g. 1 dargestellte Vorrichtung ist

" außerdem in der Lage, auch eine — der Differenz von 7*5 und TM entsprechende — dritte Impulsfolge P zur Verfügung zu steilen. Um dies zu erreichen, sind zwei weitere logische Gatter OG1 und OG 2 vorgesehen, die

derart beschaffen sind, daß an ihren Ausgängen genau das zu den Ausgängen von Nl und /V2 invertierte logische Verhalten auftreten würde, wollte man die Gatter OG 1 beziehungsweise OG 2 an die Stelle von Λ/l und /V2 in :1er in Fig. 1 dargestellten Schaltung verwenden. Da im Beispielsfalle N I und Λ'2 NOR-Gatter sind, werden demzufolge für die beiden Gatter OG 1 und OG2 je ein OR-Gatter mit je zwei Eingängen verwindet.

Dies«/ beiden weiteren logischen Gatter OG 1 und 0G2 von der gleichen Art und je zwei Eingängen 21, 22, 23, 24 sind nun derart auf die vier Aufgänge 1. 2, 3 und 4 der beiden Flip·Flop-Zellen Fl und F2 geschaltet, daß nur je ein Ausgang einer der beiden Flip-Flop-Zellen FI und F2 mit je einem Eingang dieser weiteren logischen Gatter OGl und OG 2 leitend verbunden ist, daß außerdem die Zuordnung der Ausgange 1, 2, 3 und 4 der beiden Flip-Flop-Zellen Fl und F2 zu den Eingangen dieser beiden logischen Gatler OG 1 und OG 2 rlprnrt gptrnffpn ist. rlnß hpi der Beaufschlagung jedes der beiden Gatter OG 1 und OG 2 nur solche Ausgänge der beiden Flip-Flop-Zellen Fl und F2 miteinander kombiniert sind, die — abgesehen von der durch die beiden Verzögerungsglieder bedingten Verschiebung — synchron zueinander invertierte logische Zustände führen, und daß schließlich die Ausgänge dieser beiden logischen Gatter OG 1 und OG 2 an die beiden Eingänge eines dritten logischen Gatters NA gelegt sind, das mit Rücksicht auf die beiden anderen Gatter OGl und OG 2 derart ausgewählt ist, daß an seinem Ausgang P nur dann eine logische »I« ersch int, wenn alle vier Eingänge der es steuernden beiden Gatter OGl, OG2 identisch logisch beaufschlagt sind.

Dem entspricht, daß dieses dritte zusätzliche logische Gatter NA mit Rücksicht auf die beiden OR-Gatter OG 1 und OG 2 als NAND-Gatter ausgestaltet ist.

Das zur Versorgung der beiden Eingänge 5 und 8 der ersten Flip-Flop-Zelle Fl vorgesehene Netzwerk ist — abgesehen von den den dritten Stromweg bildenden Kondensator Cund dem Widerstans R — ausschließlich im Beispielsfalle mittels MOS-Feldeffekttransistoren darstellt, weil eine solche Darstellung sich für eine Realisierung in integrierter Halbleitertechnik eignet. Dem entspricht, daß die für die Rückkopplung, den Inverter IN und für den zweiten Stromweg SF -benötigten Widerstände ebenfalls durch — entsprechend geschaltete — MOS-Feldeffekttransistoren realisierbar sind. Zweckmäßig sind diese dann, wie im Beispielsfalle, als Feldeffekttransistoren vom Verarmungstyp ausgestaltet, wobei die Steuer- oder Gateelektrode unmittelbar mit der Source-Drainstrecke des betreffenden MOS-Transistors leitend verbunden ist Beispiele hierfür sind die Transistoren 30 und 31, deren Source-Drainstrecke jeweils mit der Source-Drainstrekke eines zweiten, diesmal eine reine Transistorfunktion ausübenden Feldeffekttransistors 29 beziehungsweise in Reihe geschaltet ist Dieser zweite Transistor 29 beziehungsweise 32 ist zweckmäßig — ebenso wie der Rückkopplungstransistor 27 und der eine äußere Steuerung ermöglichende Transistor 28 — vom Anreicherungstyp.

Das zur Versorgung der beiden Eingänge 5 und 8 dienende Netzwerk ist nun vorteühafterweise so ausgestaltet, daß sowohl der erste Stromweg als auch der zweite Stromweg durch je eine Serienschaltung der Source-Drainstrecken je zweier Feldeffekttransistoren gebildet ist daß jede dieser beiden Serienschaltungen

den aus dem Kondensator C und dem Widerstand R bestehenden dritten Stromweg überbrückt, daß ferner je eine der beiden den zweiten und je einer der beiden den ersten Stromweg bildenden Feldeffekttransistoren 30 beziehungsweise 31 als ohmscher Widerstand verwendet und die Gatcclcktrode des zweiten, den betreffenden Stromweg mitbildenden Feldeffekttransistors 29 beziehungsweise 32 an einen sich zwischen dem Kondensator C und dem Widerstand R im dritten Stromweg befindlichen Schaltungspunkt M gelegt ist. Außerdem ist ein zwischen den beiden Transistoren 29, 30 des ersten Stromweges IN befindlichen Schaltpunkt an den einen Eingang 5 und ein /wischen den beiden Transistoren 31 und 32 des /weiten Stromweges SF ¹^ befindlicher Schaltpunkt an den zweiten Eingang 8 der ersten Flip-Flop-Zelle gelegt. Schließlich ist die Reihenfolge der beiden den zweiten Stromweg bildenden Transistoren gegenüber der Reihenfolge der beiden den ersten Stromweg IN bildenden Transistoren vertauscht D'?' bed?""?!, daß im PsMe d^p<; erste" Stromweges der die reine Widerstandsfunktion ausübende Feldeffekttransistor 30 ein niedrigeres elektrisches Potential als der die Transistorfunktion ausübende Transistor 28 hat, während im Falle des zweiten Stromweges SF der Transistor 31 mit der reinen Widerstandsfunktion ein höheres elektrisches Potential als der die Transistorfunktion ausübende MOS-FET 32 hat. Dadurch wird erreicht, daß entweder der erste oder der zweite Stromweg ein Inverter, der andere ein Sourcefolgerist.

Zu erwähnen sind noch die bereits angedeuteten Transistoren 28 und 27, die beide eine reine Transistorfunktion haben. Die Gateelektrode des Rückkopplungstransistors 27 ist an den einen Ausgang 4 der zweiten Flip-Flop-Zelle gelegt und bedingt auf diese Weise eine für die Wirkungsweise des Taktgebers gemäß Fig. 1 entscheidende Funktion. Die Gateelektrode des Transistors 28 ist mit äußeren Signalen (Rücksetzsignalen) RE beaufschlagbar. Die Source-Drainstrecken dieser beiden Transistoren 27 und 28 sind zueinander parallel geschaltet und liegen unmittelbar an den beiden Elektroden des Kondensators C, so daß der über die beiden Transistoren fließende Strom durch die an C liegende Spannung und durch die an seiner Gateelektrode liegende Spannung gesteuert wird.

Die Anordnung stellt einen tfC-Oszillator mit einer Folgeschaltung dar. Dazu ist zu bemerken, daß die Länge der beiden Pausen zwischen je einem Impuls der Folge TM und den jeweils zeitlich zu ihm benachbarten Impulsen der Folge 75 beziehungsweise je eines Impulses der Folge 75 bezüglich seiner Nachbarn aus der Folge TM durch die Bemessung der beiden Verzögerungsglieder zwischen den Flip-Flop-Zellen Fl und F2 bestimmt sind. Dabei ist je ein Verzögerungsglied für die Länge je einer der beiden Pausen zuständig. Würden die Verzögerungsglieder ohne Verzögerung arbeiten, so wäre die Impulsfolge 75 nichts anderes als eine Invertierung der anderen Impulsfolge TM, was ersichtlich nicht das Ziel dieser Erfindung ist Im folgenden wird zunächst ihre Wirkungsweise beschrieben:

Ausgehend von dem Augenblick, in welchem der zu C parallele Anreicherungstyp-Transistor 27 hochohmig wird, kann der Kondensator C über den Widerstand R aufgeladen werden. Hat nun das Potential im Punkt M zwischen R und C die erste Schwellenspannung des Transistors 29 überschritten, so wird der Transistor 28 leitend, so daß am Eingang 5 von Fl eine logische »0«

entsteht, die jedoch keine weiteren Änderungen nach sich zieht. Steigt nun das Potential auf die doppelte Schwellenspannung von 29 an, so wird auch der Änreicherungstyp-Transistor 32 leitend, so daß eine logische »I« an den Eingang 8 des Flip-Flops Fl gelangt, dessen Ausgang 2 somit den Zustand »0« annimmt. Außerdem wird der andere Ausgang 1 die ■ logische »I« annehmen und gibt diesen Zustand über . das Verzögerungsglied aus dem Feldeffekttransistor 9 - und dem Kondensator Cl an den Ausgang 3 von F2 , verzögert weiter, der hierdurch den Zustand »0« erhält. Gleichzeitig ist der Kondensator Cl des zweiten Verzögerungsgliedes über den Transistor 10 entladen worden, so daß am Ausgang 4 von F2 eine logische »1« entsteht. Hierdurch wird der Transistor 27 leitend, so daß die Entladung des Kondensators C möglich wird. Beim Erreichen der doppelten Schwellenspannung verschwindet am Eingang 8 von Fl die logische »1«. wodurch das Flip-Flop Fl freigegeben wird. Mit dem Unterschreiten der ersten Schnelle hpi der Entladung von Centsteht am Eingang 5 von Fl eine logische »1«, so daß Fl kippt. Wegen der die Verbindung zu der zweiten Flip-Flop-Zelle F2 bildenden Verzögemngsglieder 9, Cl beziehungsweise 10. C2 kippt dann auch noch das zweite Flip-Flop F2, Auf Grund der dabei gegebenen Verzögerung kann nun der Kondensator C auf einem tiefen Potential entladen werden. Dadurch wird der Transistor 27 gesperrt, so daß der Aufladevorgang von C und damit die neuerliche Umschaltung der beiden Flip-Flop-Zellen Fl, F2 erneut eingeleitet wird. Die beschriebene Anordnung wirkt somit als Impulsgenerator, oder Oszillator, der sich über den Transistor 8 mittels eines äußeren Signals RE starten beziehungsweise ausschalten läßt, ohne daß dabei — wie bei den bekannten Taktgebern — eine Verstümmelung der Anfangs- und Schlußimpulse der beiden Impulsfolgen TSund TMauftreten kann.

Bei dem in F i g. 2 dargestellten Diagramm sind die an einzelnen wichtigen Stellen der in Fig. 1 dargestellten Schaltung auftretenden logischen Zustände »0« und »1« über der Zeit f aufgetragen, wobei in allen Teildiagrammen gleiche Abszissen gleichen Zeitpunkten entsprechen. Die Darstellungc^ibeziehen sich auf den Punkt M zwischen dem Kondensator C und dem Widerstand R. die beiden Eingänge 5 und 8 der ersten Flip-Flop-Zelle Fl, die Ausgänge 1, 2, 3 und 4 beider Flip-Flop-Zellen Fl und F2, die beiden Ausgänge 17 und 18 der beiden NOR-Gatter /Vl und N2 sowie den Ausgang P des NAND-Gatters NA. Bei dem die Zustände im Punkt M darstellenden ersten Teildiagramm sind außerdem die Zeitpunkte angedeutet, an denen die erste Schwelle beziehungsweise die zweite Schwelle erreicht wird. Sie sind durch die in je einen Kreis gesetzten Zahlen 1 und 2 angedeutet. Die Ausgänge 17 und 20 der beiden NOR-Gatter NX und N2 liefern die angestrebten Impulsfolgen TS und TM. Am Ausgang P des NAND-Gatters NA tritt eine Impulsfolge P auf, welche aus der Differenz der beiden Impulsfolgen TS und TM besteht. Sie wird über die beiden OR-Gatter OG1 und OC 2 und das NAND-Gatter NA geliefert Die drei zuletzt genannten Gatter sind entbehrlich, wie auch F i g. 3 zeigt

In der Fig.3 ist eine Einsatzmöglichkeit des Taktgebers gemäß F i g. 1 dargestellt. Dabei sind jedoch zwei Abwandlungen getroffen. Die eine Abwandlung betrifft das NOR-Gatter iV2, das hier mit einem dritten Eingang versehen ist. Dieser dritte Eingang sorgt in Verbindung mit der jeweils zu steuernden Digitalschaltung dafür, daß gewisse Einzelimpulse einer Folge (hier der Folge TM) ausgeblendet werden. In der dadurch bedingten Unterbrechung kann zum Beispiel eine Rücksetzung erfolgen. Die zweite Abwandlung betrifft ι eine Ergänzung der beiden zwischen der ersten Flip-Flop-Zelle Fl und der zweiten Flip-Flop-Zelle F2 vorgesehenen ftC-Glicder 9, Cl und 10, C2 durch als sogenannte »Killer« K\ und K 2 geschaltete Feldeffekttransistoren, die für eine Beschleunigung des

in Ladungsabflusses aus den beiden /?C-Kapazitäten Cl und C2 sorgen. Dabei wird beim sogenannten »Start-Stop-Betrieb« durch die in Fig.3 gezeigte Anordnung dieser Feldeffekttransistoren erreicht, daß die Aufladung des Kondensators Cl beziehungsweise

ι-j C2 durch den Feldeffekttransistor K 1 beziehungsweise K 2 so lange verhindert wird, bis der Takt mit voller Amplitude und zeitlicher Länge erscheinen kann. Außerdem wird über den gleichen Transistor ein Weiterschwingen verhindert, indem der Feldcflckttraii-

m sistor K 1 beziehungsweise K 2 leitend wird, sobald der Kondensator Cl beziehungsweise C2 vollständig entladen ist.

Der Einsatz des erfindungsgemäßen Taktgebers geschieht zweckmäßig, indem einer zu steuernden

r> Digitalanlage die Impulsfolgen TS und TM zugeführt werden. Eine solche Anlage ist in F i g. 3 dargestellt. Sie ist ein eine Flip-Flop-Kette SRi ... SR7 als wesentlichen Bestandteil aufweisendes Schieberegister oder Zähler. Der Aufbau der einzelnen Zelle ist aus dem

jo Schaltbild gemäß Fig. 3 ersichtlich. Von diesbezüglichen Ausführungen im Text wird abgesehen. Die Rücksetzung in den Ausgangszustand erfolgt über ein Exklusiv-NOR-Gatter EN. Um die Anlage nach Einschalten der Betriebsspannung in den Anfangszustand zu versetzen, ist ein zentraler Rücksetzer RSC vorgesehen. Außerdem weist die Anlage noch weitere zusätzliche NOR-Gatter N3 bis N 6 auf, die von den einzelnen Flip-Flop-Zellen SR 1 ... SR7 in der aus der F i g. 3 ersichtlichen Weise versorgt sind. Durch die Anschaltung des dritten Eingangs des NOR-Gatters N 2 am Ausgang des Taktgebers an die Takteingänge der einzelnen Schieberegisterzelien SR 1 ... SR7 entsprechend F i g. 3 wird eine Unterdrückung di_s jeweils 64. Taktes der ΓΛΖ-Folge erreicht, um in der dadurch bedingten Impulspause den Zähler in den Ausgangszustand rücksetzen zu können. Der zentrale Rücksetzer RSC kann zum Beispiel entsprechend der DE-OS 24 60 671 ausgestaltet sein.

Wie bereits angedeutet, ist es zweckmäßig, den

so Taktgeber gemäß der Erfindung in integrierter MOS-Technik — vorzugsweise in Kombination mit einem zu steuernden Digitalgerät — herzustellen. Dann kann es von Vorteil sein, daß die beiden Impulsfolgen nur an einem einzigen Anschluß aus dem Taktgeber herausgeführt werden. Dann müssen aber Maßnahmen mitgetroffen werden, die es ermöglichen, eine Trennung der Wirkung der beiden Impulsfolgen TS und TM in der angesteuerten Anlage zu erreichen. Hierzu gibt es zum Beispiel verschiedene Möglichkeiten, die an Hand der F i g. 4 bis 6 noch kurz erläutert werden.

Da in dem nunmehr zu beschreibenden Fall der Taktgeber gemäß der Erfindung nur einen einzigen Ausgang hat, müssen die bei den oben beschriebenen Anlagen entstehenden Impulsfolgen TS und TM zur Überlagerung gebracht und dann im Eingangsteil eines zu steuernden Digitalgerätes wieder voneinander getrennt werden, um dort wiederum als einzelne Impulsfolgen TS und TM, zum Beispiel zur Steuerung

Il

von ilip-Flop-Zellen, zur Verfugung zu stehen. Demzufolge muß der durch Überlagerung entstehende fmpulszug die Information beider Impulsfolgen T5und TM in sich vereinigen, ohne daß hierbei ein Teil der informationen verlorengeht. Ein hierzu geeigneter Impulszug ist in Fig. 6 dargestellt. Seine Realisierung bereitet verhältnismäßig wenig Aufwand, wie dies das in Fig.4 dargestellte MOS-Schaltbild einer entsprechenden Kodierungsvorrichtung zeigt. Ein entsprechender Dekoder, der an den Eingang eines durch den Taktgeber ,zu beaufschlagenden Digitalgerätes zu legen ist, wird an Hand der F i g. 5 besprochen.

Bei der in Fig.4 dargestellten Vorrichtung sind die beiden, die gewünschten Impulsfolgen (TS, TM) abgebenden logischen Gatter Ni, Λ/2 als NOR-Gatter mit jeweils drei Eingängen ausgestaltet, von denen jeweils zwei Ausgänge in der bereits beschriebenen Weise mit den Ausgängen der beiden Flip-Flop-Zellen Fi₁ F2 verbunden sind. Außerdem wird eine Vorrichtung zur Erzeugung der Differenz der beiden Impulsfolgen T5 und TM benötigt. Sie ist zweckmäßig in der aus der Fig. 1 ersichtlichen Weise ausgestaltet. Dies bedeutet, daß nicht nur die Ausgänge der beiden Gatter NI₁ Λ/2, sondern auch noch der Ausgang Peines dritten Galters NA verwendet wird.

Wesentlich ist nun, daß die Ausgänge der beiden die gewünschten Impulsfolgen liefernden Gatter, also die Ausgänge der beiden NOR-Gatter Ni, N2, mit je drei Eingänge an die Gateelektrode je eines Feldeffekttransistors 33 beziehungsweise 34 gelegt sind, daß ferner die Source-Drainstrecken der beiden Feldeffekttransistoren 33, 34 an Gleichspannung gelegt und durch die Serienschaltung der Source-Drainstrecken zweier weiterer — als Transistoren geschalteter — Feldeffekttransistoren 35, 36 überbrückt sind, deren Gateelektroden gemeinsam an die beiden noch nicht erfaßten dritten Eingänge der beiden logischen Gatter Ni, N2 gelegt üiiu gcrncinssrn mit uicsen an ucn Ausgang einer uic Differenz der beiden an den Ausgängen der beiden logischen Gatter Ni, N2 erscheinenden Impulsfolgen 75 und TM bildenden Schaltung — also dem NAND-Gatter NA bei der Anordnung gemäß Fi g. I — gelegt sind, und daß schließlich der Ausgang 37 des Impulsgenerators gleichzeitig von je einem Schaltungspunkt zwischen den Source-Drainstrecke* der beiden Transistoren 33,34 beziehungsweise 35,36 beaufschlagt ist.

Damit ist der in Fig.4 dargestellte Kodierer beschrieben. Seine Aufgabe besteht darin, die an sich vom Taktgeber erzeugten Impulsfolgen TM und 75 so zur Überlagerung zu bringen, daß die resultierende Impulsfolge, die allein auf die zu steuernde Digitalanlage übertragen wird, eine mit geringem Aufwand mögliche Dekodierung unter exakter Reproduktion der beiden Impulsfolgen 75 und TiV/, unter Beibehaltung der ursprünglichen zeitlichen Relation der beiden Impulsfolgen zueinander, erlaubt.

Ein solcher Dekoder ist in Fig.5 schaltungsmäßig dargestellt. Der einzige Eingang 38 eines über die in Fig.4 dargestellte Teilanlage gesteuerten Digitalgerätes ist auf die Gateelektroden zweier Feldeffekttransistoren 39, 41 geschaltet, von denen der eine mit einem als Widerstand geschalteten Feldeffekttransistor 40 einen Inverter, der andere mit einem — ebenfalls als Widerstand geschalteten Feldeffekttransistor 42 einen Sourcefolger bildet. Ferner sind der Inverter und der Sourcefolger zueinander parallel geschaltet und an eine Gleichspannungsquelle gelegt.

Schließlich läßt sich an einem Schaltungspunkt zwischen den beiden Feldeffekttransistoren 39, 40 des Inverters das Signal 75 und an einem Schaltungspunkt zwischen den beiden Feldeffekttransistoren 41, 42 des Sourcefolgers das Signal TM abnehmen und an die entsprechenden Stellen der zu steuernden Digitalschaltung, zum Beispiel den Vorbereitungstakt und den Auslösetakt einer Master-Slave-Flip-Flop-Kette, Tvciterieiien.

Hierzu 3 Blatt Zeichnungen

Claims (16)

Patentansprüche:

1. Taktgeber für digitale Halbleiterschaltungen, bestehend aus einem periodische elektrische impul- i se liefernden Generator mit nachfolgendem Impulswandler, bei dem der zwei Flip-Flopzellen sowie zwei einander gleiche und — je einen Signalausgang des Taktgebers bildende — logische Gatter enthaltende Impulswandler an jedem seiner beiden i" Signalausgänge je eine periodische Impulsfolge liefert, wobei zwischen den Einzelimpulsen der einen Folge jeweils ein Einzelimpuls der anderen Folge erscheint und bezüglich der Gesamtheit der von den beiden Signalausgängen abgegebenen Einzelimpulse > je eine Impulspause zwischen dem jeweils betrachteten Impuls und dem ihm zeitlich unmittelbar folgenden Impuls der anderen Folge gegeben ist, bei dem die zwei Ausgänge der zweiten Flip-Flopzelle einzeln nn je einen Eingang der beiden die -·> Signalavsgänge des Taktgebers bildenden logischen Gatter gelegt sind, die beiden Ausgänge der ersten Flip-Flopzelle mit den beiden Eingängen der zweiten Flip-Flopzelle gekoppelt sind, die beiden Eingänge der ersten Flip-Flopzelle über ein mit -> Gleichspannung betriebenes und den Generator darstellendes sowie aus dei Parallelschaltung dreier Stromwege bestehendes Netzwerk gesteuert sind, wobei der zur Beaufschlagung des einen Eingangs dienende erste Stromweg durch einen Inverter »> gegeben ist. dadurch gekennzeichnet, daß die beiden Ausgänge (1, 2) der ersten Flip-Flopzelle (FX) über je ein Verzöger, igsglied an je einen der beiden Eingänge de- zweiten Flip-Flopzelle (F2) und auch die zwei Ausgange C τ ersten Flip-Flopzel- '· le (Fl) einzeln an je einen Eingang der beiden die Signalausgänge des Taktgebers bildenden logischen Gatter (N X. Λ/2) gelegt sind, daß der zur Beaufschlagung des zweiten Eingangs (8) der ersten Flip-Flopzelle dienende zweite Stromweg durch ^4I> einen als Sourcefolger bzw. als Emitterfolger geschalteten Transistor (SF) und der dritte — zur Steuerung des ersten und des zweiten Stromwegs dienende Stromweg aus der Serienschaltung eines Widerstandes (R) und eines — von einem die ^4> Rückkopplung eines Ausgangs (4) der zweiten Flip-Flopzelle (F2) auf den Generator vermittelnden weiteren Transistor (27) überbrückten — Kondensator (C)gegeben ist.

2. Vorrichtung nach Anspruch I, dadurch gekenn ''" zeichnet, daß die beiden Flip-Flopzellen (FX. F2) als RS-Flip·Flopzellen ausgebildet sind.

3. Vorrichtung nach Anspruch I oder 2. dadurch gekennzeichnet, daß die beiden logischen Gatter (N 1, N2)durch je ein NOR-Gatter gegeben sind. *^>v

4. Vorrichtung nach einem der Ansprüche I bis 3. dadurch gekennzeichnet, daß zwei weitere logische Gatter (OG I. OG 2) derart vorgesehen sind, daß an ihren Ausgängen genau das zu den Ausgängen der die angestrebten Impulsfolgen (TS. TM)abgebenden ^h<1 beiden ersten logischen Gaiter (N \,N2) invertierte logische Verhalten zu verzeichnen ist und daß diese beiden weiteren logischen Gatter (OG 1, OG 2) von der gleichen Art und mit je zwei Eingängen (21, 22; 23, 24) derart auf die vier Ausgänge (I₁ 2; 3, 4) der beiden ersten Flop-Zcllen (FX, F2) geschaltet sind, daß nur je ein Ausgang einer der beiden Flip-Flop-Zellen (FX, F2) mit je einem Eingang dieser beiden weiteren logischen Gatter (OG1, OG 2) leitend verbunden ist, daß außerdem die Zuordnung der Ausgänge (1, 2, 3, 4) der beiden Flip-Flop-Zellen (F1, F2) derart getroffen ist, daß bei der Beaufschlagung jedes der beiden weiteren logischen Gatter (OG I₁ OG 2) nur solche Ausgänge der beiden Flip-Flop-Zellen (Fi, F2) miteinander kombiniert sind, die — abgesehen von der durch die beiden Verzögerungsglieder bedingten Verschiebung — synchron zueinander invertierte logische Zustände führen, und daß schließlich die Ausgänge dieser beiden logischen Gatter (OG 1, OG 2) an die beiden Eingänge eines dritten weiteren logischen Gatters (NA) gelebt sind, das mit Rücksicht auf die beiden anderen weiteren logischen Gatter (OG 1. OG 2) derart ausgewählt ist. daß an seinem Ausgang (P) nur dann eine logische »1« erschein! wenn alle vier Eingänge der es steuernden beiden Gatter (OG 1. OG 2) identisch logisch beaufschlagt sind.

5. Vorrichtung nach Anspruch 3 und 4. dadurch gekennzeichnet, daß die beiden weiteren logischen Gatter ais OR-Gatter, das dritie zusätzliche Gatter als NAND-Gatter ausgestaltet ist.

6. Vorrichtung nach einem der Ansprüche 3 und 5. dadurch gekennzeichnet, daß das zur Versorgung der beiden Eingänge (5, 8) der ersten FIip-Flop-Zelle (Fi) vorgesehene Netzwerk - höchstens mit Ausnahme des den dritten Stromweg bildenden Kondensators und Widerstandes (C und R) — ausschließlich mittels MOS-Feldeffekttransistoren aufgebaut iit.

7. Vorrichtung nach Anspruch 6. dadurch gekenn zeichnet, daß das zur Versorgung der beiden Eingänge (5, 8) der ersten FIip-Flop-Zelle (F\) dienende Netzwerk so ausgestaltet ist. daß sowohl der erste Stromweg (IN) als auch der zweite Stromweg (SF) durch je eine Serienschaltung der Source-Drainstrecken je zweier Feldeffekttiansistoren (29, 30 beziehungsweise 31, 32) gebildet ist. daß ferner jede dieser beiden Serienschaltungen (IN. SF) den aus dem Kondensator (C) und dem Widerstand (R) bestehenden dritten Stromweg überbrückt, daß außerdem je einer einer der beiden den zweiten und je einer der beiden den ersten Stromweg bildenden Feldeffekttransistoren (30 beziehungsweise 31) als ohmscher Widerstand geschaltet und die Gateelektrode des jeweils zweiten, den betreffenden Stromweg (IN. SF) mitbildenden Feldeffekttransistor (29 beziehungsweise 32) an einen sich zwischen dem Kondensator (C) und dem Widerstand (R) des dritten Stromweges befindlichen Schaltungspunkt (M)gelegt ist. daß weiterhin ein zwischen den beiden Transistoren (29, 30) des ersten Stromweges (IN) befindlicher Schaltpunkt an den einen Eingang (5) und ein zwischen den beiden Transistoren (31, 32) des zweiten Stromweges (SF) befindlicher Schaltpunkt an den zweiten Eingang (8) der ersten FIip-Flop-Zelle (FX) geschaltet ist und daß schließlich die Reihenfolge des aic Widerstand geschalteten Feldeffekttransistors und des als Transistor geschalteten Feldeffekttransistors im ersten Stromweg (IN) umgekehrt zu der im zweiten Stromweg (SF) _-; gewählt ist.

8. Vorrichtung nach einem der Ansprüche 1 oder 7, dadurch gekennzeichnet, daß die Rückkopplung des eine.n Ausgangs (4) der zweiten FIip-Flop-Zelle (F2) über die Gateelektrode eines MOS-Feldeffekttransistors (27) gegeben ist, dessen Source-Drain-

strecke den Kondensator (C) des dritten Stromweges überbrückt.

9. Vorrichtung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß zur Rücksetzung in den Ausgangszustand ein Feldeffekttransistor (28) vorgesehen ist, dessen Source-Drainstrecke den Kondensator (Qdes dritten Stromweges überbrückt und dessen Gateelektrode durch von außen zugeführte Signale (RE) beaufschlagbar ist (Start-Stop).

10. Vorrichtung nach Anspruch 7 bis 9, dadurch gekennzeichnet, daß die als Widerstand geschalteten Feldeffekttransistoren vom Verarmungstyp, die als Transistor geschalteten hingegen vom Anreicherungstyp sind.

11. Vorrichtung nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß die beidei: zu erzeugenden Impulsfolgen (TS. TM) an einem gemeinsamen Ausgang des Impulsgebers zur Überlagerung gebracht und in einem Eingangsteil des gesteuerten Digitalgerätes wieder voneinander getrennt werden.

12. Vorrichtung nach Anspruch II. dadurch gekennzeichnet, daß die beiden die gewünschten Impulsfolgen (TS. TM)abgebenden logische!. Gatter (N 1. N 2) mit je drei Eingängen versehen und dabei die vier Ausgänge (1, 2, 3, 4) der beiden Flip-Flop-Zellen (F 1. F2) einzeln an je einen Eingang der beiden logischen Gatter (N X. N2) gelegt sind, daß außerdem jedes dieser beiden logischen Gatter (Ni. N 2) von je einem der beiden Ausgänge (1, 2) der ersten Flip-Flop-Zelle (FX) und je einem der beiden Ausgänge (3, 4) der zweiten Flip-Flop-Zelle (F2) beaufschlagt und dabei die Zuordnung der Ausgänge der beiden Flip-Flop-Zellen (FX. F2) zu den Eingängen der beiden logischen Gatter (N X. N2) derart getroffen ist. daß bei der Beaufschlagung des einzelnen Gatters nur solche Ausgänge der beiden Flip-Flop-Zellen (FX. F2) miteinander kombiniert sind, die jeweils identische logische Signale führen, daß außerdem die Ausgänge der beiden logischen Gatter (NX. N2) an die Gateelektrode je eines Feldeffekttransistors (33, 34) gelegt sind, daß ferner die Source-Drainsti ecken der beiden Feldeffekttransistoren (33, 34) an Gleichspannung gelegt und durch die Senenschaltung der Source-Drainstrecken zweier weiterer als Transistoren geschalteter Feldeffekttransistoren (35, 36) überbrückt sind, deren Gateelektroden gemeinsam an beiden noch nicht erfaßten dritten Eingänge der beiden logischen Gatter (NX. N2) gelegt und gemeinsam mit diesen an den Ausgang einer die Differenz der beiden an den Ausgängen der beiden logischen Gatter erscheinenden Impulsfolgen (TS. TM) bildenden Schaltung gelegt sind, und daß schließlich der Ausgang (37) des Impulsgenerators gleichzeitig von je einem Schaltungspunkt /wischen den Source-Drainstrecken der beiden Transistorpaare (33, 34 beziehungsweise 35, 36) beaufschlagt ist.

13. Vorrichtung nach Anspruch 6. dadurch gekennzeichnet, daß zur Erzeugung der Differenz der beiden an den Ausgängen der beiden logischen

. Gatter (NX, N2) erscheinenden Impulsfolgen (TS, TM) der Ausgang (P) einer Folge von logischen Gattern (OGX, OG 2, NA) verwendet ist, die ihrerseits gemäß Anspruch 8 durch die beiden riip-Flop-Zcllcn gesteuert sind.

14. Durch einen Impulsgenerator gemäß Anspruch 12 oder 13 beaufschlagtes Digitalgerät, dadurch gekennzeichnet, daß der Eingang {38) des Digitalgerätes auf die Gateelektroden zweier Feldeffekttransistoren (39, 41) geschaltet sind, von denen der eine mit einem als Widerstand geschalteten Feldeffekttransistor (40) einen Inverter, der andere mit einem ebenfalls mit einem als Widerstand geschalteten Feldeffekttransistor (42) einen Sourcefolger bildet, daß ferner der Inverter und der Sourcefolger parallel zueinander an eine Gleichspannuugsquelle geschaltet sind und daß schließlich an einem Schaltungspunkt zwischen den beiden Feldeffekttransistoren (35, 40) des Inverters das Signal TS und an einem Schaltungspunkt zwischen den beiden Feldeffekttransistoren (41, 42) des Sourcefolgers das Signal TM abnehmbar und an jeweils entsprechende Schaltzellen des Digitalgerätes weitergeleitet ist.

15. Vorrichtung nach einem der Ansprüche 1 bis

13, dadurch gekennzeichnet, daß die — insbesondere gleich bemessenen Verzögerung glieder zwischen den beiden Fiip-Fiup-Zciien (Fi, FT) durch die Source- Drainstrecke je eines Feldeffekttransitors (9, 10) — insbesondere vom Anreicherungstyp — gegeben sind, dessen Gateelektrode an ein festes Pote itial gelegt ist und die zusammen mit je einer Kapazität (C l.C2)je ein /?C-GIied bilden.

16. Vorrichtung nach einem der Ansprüche 1 bis

14, dadurch gekennzeichnet, daß in den einzelnen Verzögerungsgliedern je ein der beschleunigten Kondensatorentladung dienender Feldeffekttransistor (K 1. K 2) (Ladungskiller) vorgesehen ist.