DE2616641C3

DE2616641C3 - Schaltanordnung zur Spannungserhöhung

Info

Publication number: DE2616641C3
Application number: DE2616641A
Authority: DE
Inventors: Tadashi Higashiyamato Funakubo; Isamu Tokio Kobayashi; Osamu Yamashiro; Naoki Yashiki
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1975-04-21
Filing date: 1976-04-15
Publication date: 1979-01-18
Also published as: DE2616641A1; JPS5732593B2; NL7604178A; US4029973A; DE2616641B2; JPS51122721A

Description

Aus der DE-OS18 07 105 ist bereits eine Schaltanordnung der im Oberbegriff des Patentanspruchs 1 beschriebenen Art entnehmbar. Sie dient zum Treiben eines Flip-Flops, beispielsweise bei elektronischen Armbanduhren. Bei der bekannten Schaltanordnung ist es nicht möglich, die Spannung des einlaufenden Impulssignals zu erhöhen.

In F i g. 1 ist eine bekannte Schaltung gezeigt, mit der dies möglich ist. Sie enthält Dioden Di und D₂, Kondensatoren C\ und C₂ und Inverter IN\ und IN₂. Sie wird durch ein von einer Impulssignalquelle T kommendes, am Inverter Wi anliegendes Impulssignal angesteuert

In dieser Schaltung ist die Spannung an der Anode (also an der p-Seite) der Diode kleiner als die Spannung an der Kathode (also der η-Seite) der Diode, und zwar um den Spannungsabfall Win Durchlaßrichtung. Daher treten an der am Ausgang auftretenden Spannung bei dieser Schaltung die auf Grund der Dioden hervorgerufenen Spannungsabfalls auf. Diese Art von Schaltungen

in weist nämlich den Nachteil auf, daß dann, wenn sie aus η Stufen bestehen, welche jeweils eine Diode enthalten, an denen jeweils ein Spannungsabfall Vf in Vorwärtsrichtung auftritt, die Ausgangsspannung an der letzten Stufe der Schaltung gleich η V/jv— π Vf ist, wobei V_m die Eingangsspannung ist Es ist weiterhin von Vorteil, eine Schaltanordnung zur Verwendung in einer elektronischen Armbanduhr in integrierter Bauweise herzustellen, so daß dadurch der Raumbedarf für die Schaltung klein bleibt

Der Erfindung liegt daher die Aufgabe zugrunde, eine Schaltanordnung anzugeben, mit der ein einlaufendes Signal erhöht werden kann und bei der keine Spannungsverluste durch die Schaltelemente auftreten. Die Schaltanordnung soll in integrierter Bauweise nach der Komplementär-Transistor-Logik mit MISFETs aufgebaut sein.

Diese Aufgabe wird erfindungsgemäß bei der gattungsgemäßen Schaltanordnung durch die vom

/ kennzeichnenden Teil des Patentanspruchs 1 erfaßten

Maßnahmen gelöst

Da bei der erfindungsgemäßen Schaltanordnung die Source-Elektroden der als Schalteinrichtungen verwendeten MISFETs mit dem Substrat verbunden sind, entstehen bei der erfindungsgemäßen Schaltanordnung keine Spannungsverluste, die sich auf die Höhe des Ausgangssignals auswirken könnten.

Bevorzugte Weiterbildungen und Ausgestaltungen der Erfindung sind Gegenstand der Unteransprüche 2 bis 4.

Die Erfindung wird nachstehend anhand der Zeichnungen beispielsweise näher erläutert Es zeigt F i g. 1 die herkömmliche Schaltanordnung, F i g. 2 eine erfindungsgemäße Schaltanordnung und Fig.3 Schwingungsformen, anhand denen die Ar beitsweise der in Fig.2 dargestellten Schaltung erläutert wird.

In Fig.2 ist eine Schaltanordnung gemäß einer Ausführungsform der Erfindung dargestellt Wie in F i g. 2 dargestellt dienen die n-Kanal-MISFETs M\ und Ai₂, deren Source-Elektroden mit dem Substrat verbunden sind und als Ausgangsanschlüsse verwendet werden, erfindungsgemäß als Schalter in herkömmlichen Schaltanordnung. Um die MISFETs M_x und Af₂ in Abhängigkeit eines Impulseingangssignals T abwech selnd zu schalten, wird das Ausgangssignal einer im weiteren noch zu beschreibenden Impulspegel-Umsetzerschaltung verwendet

Die Impulspegel-Umsetzerschaltung enthält zwei komplementäre Schaltungsteile, die jeweils aus einem n-Kanal-MISFET My(M*) und einem in Kaskade geschalteten p-Käüäl-MISFET Ms(M₆) bestehen. Die Ausgangssignale der komplementären Schaltungsteile M und AZ₆ (M₃ und Ms) werden der Gate-Elektrode des MISFETs M₃ (Ma), das Impulseingangssignal T wird über Inverter Wt und IN₂ der Gate-Elektrode des MISFETs Mi und das zum Impulseingangssignal T invertierte Impulssignal T wird über den Inverter IN\ der Gate-Elektrode des MISFETs Af₆ zugeleitet Die

Leitfähigkeit ß„ der Kanäle der n-Kanal-M ISFETs Af₃ und AZ₄ und die Leitfähigkeit ß_P der Kanäle der p-Kanal-MISFETs Ais und Af₆ ist so gewählt, daß folgende Ungleichung (1) erfüllt ist:

/I_n^(¹P U)

Bei dieser Schaltanordnung wird die an der Source-Elektrode des Schaiter-MISFETs AZi auftretende, erhöhte Spannung als Spannungsquelle für die Komplementärschaltung (M₃, M₅) verwendet, um den Schalter-MISFET AZi der ersten Stufe zu steuern, wogegen die (nicht dargestellte) Ausgangsspannung dieser Schaltanordnung als Spannungsquelle für die Komplementärschaltung (Af₄, AZ₆J verwendet wird, um den Schalter-MISFET Af₂ der zweiten Stufe zu steuern. Mit dieser Inversion wird eine feste Spannung — Vdd an den Eingang des Schalter-MISFETs Afi der ersten Stufe angelegt, und der Pegel des Impulseingangssignals T nimmt periodisch und abwechselnd die Werte - Vdd und 0 an.

Die Erfindung soll nachfolgend anhand der in F i g. 3 dargestellten Schwingungsformen im einzelnen erläutert werden.

Im Anfangszustand, wenn die Kondensatoren Ci und C₂ entladen sind, sind die Spannungen an den Source-Elektroden der Schalter-MISFETs AZi und AZ₂ bei Null, so daß die Ausgangssignale der Pegel-Umsetzerschaltung, d. h. die Spannungen an den Gate-Elektroden der Schalter-MISEFETs Afi und AZ₂ Null sind. _}0 Daher befinden sich die MISFETs Afi und Af₂ im nichtleitenden Zustand. Da die Source-Elektroden der MISFETs AZi und Af₂ jedoch mit dem Substrat verbunden sind, wie dies zuvor beschrieben wurde, bilden sich zwischen den Source-Elektroden und den Drain-Elektroden der MISFETs Afi und Af₂ parasitäre Dioden aus, wie dies in F i g. 2 durch gestrichelte Linien dargestellt ist Demzufolge wird der Kondensator Ci über die parasitäre Diode D\ aufgeladen, und zwar auch dann, wenn der Pegel B des Impulseingangssignals T Null ist Infolgedessen liegt an der Source-Elektrode des MISFETs Mt eine Spannung

-I Vdd-V_f\

an. Da die Spannung an der Gate-Elektrode des MISFETs AZi jetzt 0 Volt ist, wird dieser MISFET AZ, in den leitenden Zustand versetzt und lädt den Kondensator Ci auf eine Spannung auf, die gleich der festen Spannung - V₀₀ ist Auf Grund des an der Source-Elektrode des MISFETs AZ₍ auftretenden Potentials C wird der Kondensator C₂ in gleicher Weise über die parasitäre Diode Di auf die Source-Spannung des MISFETs aufgeladen, so daß die am Kondensator C₂ anliegende Spannung den n-Kanal-MISFET Af₂ über den p-Kanal-M ISFET Af₆ in den leitenden Zustand versetzt, wenn der Pegel B des Impulseingangssignals T den Wert — Vcohat.

Das Ein- und Ausschalten der MISFETs Afi und AZ₂ soll nachfolgend unter Verwendung der Signalausdrükke A und B, die auf den Impulseingangssignal T und anhand der Ausgangssignale D und E der Pegel-Umsetzerschaltungen beschrieben werden. Es sei angemerkt, daß die Spannung — Vdd in F i g. 3 den Wert -1,5 Volt besitzt.

Wie aus Fig.3 zu ersehen ist, befindet sich im Zeitintervall (I) das Signal S₁ auf einem hohen Pegel (0 Volt) und das Signal A auf einem niederen Pegel (- Vdd), wenn das Impulseingangssignal Γ einem niederen Pegel {-Vdd), aufweist Dementsprechend weist das Ausgangssignal D einen hohen Pegel auf, da sich der n-Kanal-MISFET Af₃ im nichtleitenden Zustand befindet, wogegen sich der p-Kanal-MISFET Af₅, dessen Source-Elektrode an Masse liegt, im leitenden Zustand befindet. Das Ausgangssignal E weist einen zweifach niedrigeren Pegel (-2 Vdd) auf, da der n-Kanal-MISFET Ma durchgeschaltet und der p-Kanal-MISFET Ai₆ nichtleitend ist, d. h, die Quellenspannung (— Vdd) ist dem niederen Pegel des Impulseingangssignals T überlagert Daher ist der n-Kanal-MISFET M\ durchgeschaltet und lädt den Kondensator Q auf die Spannung - Vdd auf. Der n-Kanal-MISFET Af₂ befindet sich im nichtleitenden Zustand, da der n-Kanal-MISFET Af₄ leitet, d.h. die Gate- und Source-Elektroden sind kurzgeschlossen und liegen auf demselben Potential.

Wenn der Pegel des Impulseingar»ssignals Thoch (0 Volt) ist, wie dies in Fig.3 im Zeitintervall (II) dargestellt ist, nimmt das Signal B den niederen Pegel (- Vdd) und das Signal A den hohen Pegel (0 Volt) an. Daher wird der MISFET Ai₃ in den leitenden und der MISFET Afs in den nichtleitenden Zustand versetzt so daß der Pegel des Signals D gleich der am Kondensator Q anliegenden Spannung (- V_Dd) plus dem Pegel (0 Volt) des Impulseingangssignals Γ aufweist Das Signa! D wird über den MISFET Af₃ der Gate-Elektrode des MISFETs Mi zugeleitet und versetzt diesen in den nichtleitenden Zustand. Da der MISFET Af₄ nichtleitend ist und der MISFET Ai₆, dessen Source-Elektrode an Masse liegt leitend ist, weist das Ausgangssignal feinen hohen Pegel auf, so daß der MISFET AZ₂ durchgeschaltet wird. Dementsprechend wird der Kondensator C₂ auf die Spannung -2 Vdd aufgeladen, d.h. auf eine Spannung aufgeladen, die gleich der am Kondensator Q anliegenden Spannung plus der festen Sppnnun^ - Vdd ist Daher tritt am Kondensator C₂ eine Spannung auf, die doppelt so hoch ist wie die Eingangsspannung.

Machfolgend soll die Pegel-Umsetzerschaltung beschrieben werden. Wenn das Signal A einen hohen Pegel aufweist und wenn das Signal B einen niederen Pegel annimmt, wird der p-Kanal-MISFET Af₆ durchgeschaltet, wogegen der p-Kanal-MISFET A/5 gesperrt wird. Demzufolge wird der n-Kanal-MISFET Af₃ durchgeschaltet und der n-Kanal-MISF£T Ai₄ gesperrt, so daß die Ausgangssignale D und E - Vdd bzw. 0 werden. Wenn das Impulseingangssignal invertiert wird, werden die MISFETs Af_s und Af₆ in den leitenden bzw. in den nichtleitenden Zustand versetzt. Dann weist das Ausgangssignal D, das durch das Verhältnis aer Impedanzen der MISFETs Afj und AZ₅ vorgegeben ist, den hohen Pegel auf, wie dies aus der zuvor angegebenen Ungleichung (1) zu erwähnen ist und versetzt den MISFET AZ₄ in den leitenden Zustand und bringt das Ausgangssignal E wieder auf den Spannungswert - Vdd, so daß der MISFET AZ₃ in den nichtleitenden Zustand umgeschaltet wird. Auf diese Weise kennen die Ausgangssignale D und E in Abhängigkeit von den Eingangsimpulsen A und B auf den Spannungspegel der Spannungsquelle erhöht werden.

Hierzu 2 Biatt Zeichnungen

Claims

Patentansprüche:

1. Schaltanordnung zur Spannungserhöhung mit einem Anschluß für eine feste Spannung und einem Anschluß für ein Impuls-Eingangssignal, mit einem ersten, aus einem ersten (M₃) und einem zweiten MISFET (Ms) und einer zweiten, aus einem dritten (Ma) und einem vierten MISFET (Mi) bestehenden Inverter, wobei der Ausgang des ersten an den Eingang des zweiten und der Ausgang des zweiten an den Eingang des ersten Inverters angeschlossen ist, gekennzeichnet durch einen fünften (M\) und einen sechsten MISFET (M₂), die an den Anschluß für die feste Spannung (— Vdd) angeschlossen sind und deren Source-Elektroden als Ausgänge dienen und mit dem Substrat verbunden sind, wobei der fünfte und der sechste MISFET jeweils als Schalteinrichtung dienen, durch einen dritten (IN-.) und einen vierten Inverter (IN₂), die mit dem Anschluß für das Impulseingangssignal in Reihe geschaltet sind, durch einen ersten Kondensator (Q), der zwischen den Verbindungspunkt zwischen dem fünften und dem sechsten MISFET und den Verbindungspunkt zwischen dem dritten und dem vierten Inverter geschaltet ist, und durch einen zweiten Kondensator (C₁), der einerseits mit der Source-Elektrode des sechsten MISFETs (M₂) und anderseits an Masse angeschlossen ist, wobei der erste und der zweite Inverter (M₃, M_s bzw. M*, M₆) jeweils aus ^iner komplementären MISFET-Schaltung bestehen, der Ausgang des ersten inverters (M₂, M₅) an die Gate-Elektrode des fünften MISFETs (Mi), der Ausgang des zweiten Inverters (M*, Me) an die Gate-Elektrode des sechsten MISFETs (M₂), die Gate-Elektrode des vierten MISFETs (Ai₆) an den Verbindungspunkt zwischen dem dritten (INi) und dem vierten Inverter (IN₂) und der Ausgang des vierten Inverters (IN₂) an die Gate-Elektrode des zweiten MISFETs (Ms)angeschlossen ist.

2. Schaltanordnung nach Anspruch 1, dadurch gekennzeichnet, daß ein verstärktes Impulssignal am zweiten Kondensator (C₂) abgegriffen wird.

3. Schaltanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Kanal-Leitfähigkeiten des ersten (M₃) und des dritten MISFETs (M*) kleiner sind als die Kanal-Leitfähigkeiten des zweiten (Ms)\ma des vierten MISFETs (M₆).

4. Schaltanordnung nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß der fünfte (Mx), der sechste (M₂), der erste (M3) und der dritte MISFET (M₄,) η-Kanal- und der zweite (Ms) und der vierte MISFET (A/y p-Kanal-MISFETs sind.