DE2713319A1

DE2713319A1 - Elektronischer taktgeber fuer elektrische digitalanlagen

Info

Publication number: DE2713319A1
Application number: DE19772713319
Authority: DE
Inventors: Helmut Ing Grad Roesler
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1977-03-25
Filing date: 1977-03-25
Publication date: 1978-09-28
Also published as: DE2713319C2

Description

Elektronischer Taktgeber für elektrische Digitalanlagen
Die Erfindung betrifft einen elektronischen Taktgeber für elektrische Digitalanlagen mit einem periodisch elektrische Impulse erzeugenden Impulsgenerator und einem durch diese Impulse beaufschlagten Impulswandler mit zwei getrennten Ausgängen, der so beschaffen ist, daß an jedem dieser zwei Ausgänge eine Folge periodischer Digitalimpulse erscheint und daß zwischen den Digitalimpulsen der einen Folge und den Digitalimpulsen der anderen Folge eine definierte zeitliche Relation gegeben ist.
Ein solcher Taktgeber ist zum Beispiel in der DT-OS 2 345 837 beschrieben. Mit seiner Hilfe werden zwei Folgen von periodischen Digitalimpulsen erzeugt, deren Impulse gegeneinander um je den gleichen Zeitwert phasenverschoben sind. Ein weiterer Taktgenerator ist durch die DT-OS 2 015 129 bekannt. Die wesentlichen Bestandteile solcher Taktgeber sind Multivibratoren und durch diese beaufschlagte logische Gatter. Dabei ist zu bemerken, daß die die Impulsfolgen bildenden Digitalimpulse ein rechteckförmiges Zeitprofil, also lediglich zwei verschiedene Spannungs- beziehungsweise Stromzustände aufweisen. Der eine wird der logischen "0", der andere der logischen 1" Tt zugeordnet, wobei der Wirkungspegel, also die steuernde Wirkung des Impulses lediglich nur dem einen dieser beiden Zustände zugeordnet ist. Der andere Zustand bildet das Intervall zwischen den Digitalimpulsen und entspricht gewöhnlich dem informationslosen, also spannungslosen Zustand der die Impulsfolge führenden Schaltungspunkte.
Solche und ähnliche bekannte Taktgeber sind jedoch für die Steuerung komplizierterer, insbesondere in integrierter Halbleitertechnik aufgebauter Digitalanlagen nicht immer ausreichend, da die durch sie erzeugten Impulsfolgen häufig zu an sich unbeabsichtigten zeitlichen Uberlappungen innerhalb der gesteuerten Anlage führen können. Solche Überlappungen ergeben sich aber gerade sehr leicht bei der Zusammenarbeit und Zusammenschaltung vieler Digital-IC-Bausteine in einem gemeinsamen System und lassen sich im Grunde genommen kaum beseitigen, da ihre Ursache in unterschiedlichen Laufzeiten beider Impulsfolgen, bedingt durch die angewandte Technologie und Logik, praktisch unvermeidbar sind.
Hier soll die Erfindung eine Abhilfe bringen.
Deshalb ist gemäß der Erfindung eine Ausbildung der an den beiden Ausgängen des Impulsformers erscheinenden Folgen (TS) und (TM) von Digitalimpulsen derart vorgesehen, daß die einzelnen Wirkungspegel der einen Impulsfolge von den einzelnen Wirkungspegeln der anderen Impulsfolge zeitlich durch je zwei Pausen getrennt sind. Dabei ist, wie bereits erwähnt, der Wirkungspegel nur mit dem einen logischen Zustand, also gewöhnlich der logischen 1?t verbunden, während mit dem anderen logischen Zustand, also der logischen ItO" der spannungslose und stromlose Zustand und damit das Fehlen einer Wirkung verbunden ist.
Bei einer ersten Ausführungsform des Taktgebers gemäß der Erfindung ist der Ausgang eines - gleiche Digitalimpulse mit einer festen Frequenz q erzeugenden - Generators an den Eingang eines - eine Flip-Flop-Kette aus n hintereinandergeschalteten Flip-Flop-Zellen aufweisenden - Schieberegisters gelegt und außerdem eine mindestens aus zwei aufeinanderfolgenden Flip-Flop-Zellen des Schieberegisters bestehende Teilkette sowohl zwischen die beiden Eingänge eines ersten Abnehmers als auch zwischen die beiden Eingänge eines zweiten Abnehmers geschaltet und dabei diese Teilkette lediglich im Falle eines dieser Abnehmer um mindestens Je eine weitere unmittelbar vor und eine unmittelbar hinter ihr in der Kette des Schieberegisters liegende Flip-Flop-Zelle verlängert ist, ohne daß hierbei die gesamte Kette des Schieberegisters erfaßt, und daß schließlich jeder der beiden Abnehmer als eine durch ein äußeres Rücksetzsignal beeinflußbare Flip-Flop-Zelle mit mindestens einem Ausgang ausgebildet ist.
Eine solche Anordnung wird an Hand der Fig. 1 beschrieben.
Bei einer zweiten, wichtigeron Ausführungsform eines Taktgebers gemäß der Erfindung sind zwei logische Gatter von der gleichen Art und je zwei Eingängen auf eine zur gleichzeitigen Erzeugung von vier Digitalimpulsfolgen mit insgesamt gleichlangen Teilimpulsen befähigte Generatoranlage derart geschaltet, daß Je eine der vier Impulsfolgen auf je einen Eingang der beiden logischen Gatter gelegt ist, daß außerdem die Generatoranlage so ausgebildet ist, daß zwei der genannten Impulsfolgen zu Je einer der beiden Impulsfolgen invertiert und mindestens eine dieser Impulsfolgen gegenüber einer anderen dieser Impulsfolgen phasenverschoben ist, und daß schließlich die zur Beaufschlagung der beiden logischen Gatter jeweils vorgesehenen Kombinationen aus je zwei dieser Impulsfolgen derart getroffen sind, daß in jeder dieser Kombination die eine Impulsfolge gegenüber der anderen invertiert und phasenverschoben ist.
Eine solche Vorrichtung wird an Hand der Fig. 2 bis 7 beschrieben. Sie ist vor allem deswegen von großer Bedeutung, weil sie sich mit bedeutend geringerem Aufwand als die erste Ausführungsform, insbesondere auch in IC-Halbleitertechnik, realisieren läßt.
In Fig. 1 ist eine erste Ausführungsform und in Fig. 2 eine weitere, besonders vorteilhafte Ausführungsform eines Taktgebers gemäß der Erfindung dargestellt. Fig. 3 zeigt das zu der Ausführungsform gemäß Fig. 2 gehörige Zeit-Impulsdiagramm, während in Fig. 4 die Steuerung eines Schieberegisters durch die in Fig. 2 dargestellte Ausführungsform dargestellt ist. Die restlichen Fig. 5 bis 7 beziehen sich auf weitere Ausgestaltung.
Bei der in Fig. 1 dargestellten Vorrichtung gemäß der Erfindung ist ein - periodische Rechteckimpulse mit einer vorgegebenen Frequenz q erzeugender - Impulsgenerator I vorgesehen, der auf ein Schieberegister II geschaltet ist. Dessen Hauptbestandteil ist eine Kette aus hintereinandergeschalteten Flip-Flop-Zellen, die mit den vom Impulsgenerator I gelieferten Impulsen in der aus Fig. 1 ersichtlichen Weise beaufschlagt sind. In der Flip-Flop-Kette wird der Zustand logisch "1" von Zelle zu Zelle im Ring verschoben.
Die Kette der Master-Slave-Flip-Flop-Zellen des Schieberegisters II ist in Untergruppen A, B, C, D und E unterteilt, die mindestens je eine der Flip-Flop-Zellen enthalten. Die Gesamtzahl dieser Flip-Flop-Zellen ist beispielsweise 45. Die die Gruppe A bildende Teilkette enthält dann beispielsweise 15, die Gruppe B zum Beispiel 3, die Gruppe C zum Beispiel 10, die Gruppe D zum Beispiel 2, die Gruppe E zum Beispiel 15 solche Flip-Flop-Zellen. Dieses Schieberegister II bildet einen Bestandteil des Impulsumformers. Die beiden impulsformenden Teilanlagen sind von je einem RS-Flip-Flop gebildet, welches mit III beziehungsweise IV bezeichnet ist. Die R- und die S-Eingänge der Flip-Flop-Zellen III und IV sind an die Verbindungen zwischen zwei benachbarten Flip-Flop-Zellen der das Schieberegister II bildenden Kette derart gelegt, daß die in dieser zu verschiebende logische "1" der Flip-Flop-Zellen III und IV jeweils dann umschaltet, wenn die im Schieberegister wandernde logische 1 an eine Anschlußstelle der betreffenden Flip-Flop-Zelle III beziehungsweise IV gelangt. Außerdem hat jede der Zellen III und IV einen Eingang RZ für Resetimpulse.
Im Beispielsfalle ist das RS-Flip-Flop II der aus zehn tiaster-Slave-Flip-Flops bestehenden Teilkette C des Schieberegisters II und das Flip-Flop IV nicht nur zu dieser Teilkette 10, sondern zusätzlich noch zu einer unmittelbar vor der Teilkette C liegenden Teilkette B von drei Master-Slave-Flip-Flop-Zellen und einer unmittelbar auf C folgenden Teilkette D von zwei I4a- ster-Slave-Flip-Flops parallel geschaltet. Zusätzlich zu den Teilketten B, C, D enthält das Schieberegister II noch eine vor B liegende Teilkette A und eine nach D liegende Teilkette E von jeweils 15 Master-Slave-Flip-Flop-Zellen, so daß das Schieberegister II insgesamt - wie bereits bemerkt - 45 Master-Slave-Flip-Flop-Zellen enthält.
Auf Grund der beschriebenen Schaltweise und Zuordnung der Flip-Flop-Zellen des Schieberegisters II zu den beiden RS-Flip-Flops III und IV erhält man am Ausgang TS der Zelle IV periodische Digitalimpulse mit einer Pegeldauer von 30 Zeiteinheiten, während die Intervalldauer zwischen zwei Impulsen der Folge TS jeweils 15 Zeiteinheiten beträgt. Die Impulse am Ausgang TM des RS-Flip-Flops III erscheinen um drei Zeiteinheiten nach dem Abklingen des jeweils vorangegangenen Impulses der Folge TS und dauern jeweils 10 Zeiteinheiten. Eine Zeiteinheit ist dabei durch die Frequenz des Generators I definiert. Sie beträgt demzufolge -1 q sec.
Man erkennt unmittelbar, daß man durch die Zuordnung von Flip-Flop-Zellen des Schieberegisters II zu den RS-Flip-Flop-Zellen III und IV die Möglichkeit hat, sowohl die Frequenz als auch das Verhalten der Impulse TS und TM zueinander bei vorgegebener Frequenz q des Generators I zu variieren. Wäre zum Beispiel die Zahl der zu III parallelgeschalteten Flip-Flop-Zellen des Schieberegisters II gleich der Zahl der zu IV parallelgeschalteten Zellen, so wäre die Dauer der Einzelimpulse der Folgen TS und TM komplementär. Man erkennt somit weiter, daß die in dem Beispielsfall gemäß Fig. 1 ersichtliche ungleiche Zumessung von Schaltzellen zu den beiden Flip-Flop-Zellen III und IV die Ursache dafür ist, daß die Impulsfolgen TM und TS das gewünschte unterschiedliche Verhalten aufweisen. Dieser Unterschied wird durch zwischen den Anschlüssen der RS-Flip-Flop-Zellen III und IV vorgesehenen Teilketten B und D von Flip-Flop-Zellen des Verschieberegisters II bedingt.
Die an Hand von Fig. 1 beschriebene Vorrichtung gemäB der Erfindung wird Jedoch zweckmäßig durch die erheblich einfachere und daher mit wesentlich geringeren Kosten erzeugende Vorrichtung gemäß Fig. 2 ersetzt, die den eigentlichen Kern dieser Erfindung bildet. Sie wird nun an Hand der folgenden Figuren näher beschrieben.
Bei dieser Vorrichtung sind in der zur Erzeugung der auf die beiden logischen Gatter N 1 und N 2 von der gleichen Art und je zwei Eingängen zu legenden Digitalimpulse erzeugenden Generatoranlage die beiden Ausgänge 1, 2 einer ersten Flip-Flop-Zelle F 1 über je ein Verzögerungsglied an je einen der beiden Eingänge 11, 12 einer zweiten Flip-Flop-Zelle F 2 und dabei die vier Ausgänge 1, 2, 3, 4 der beiden Flip-Flop-Zelle F 1 und F 2 einzeln an Je einen Eingang 15, 16 beziehungsweise 18, 19 der beiden logischen Gatter N 1, N 2 gelegt. Dabei ist jedes der beiden logischen Gatter N 1 und N 2 von je einem der beiden Ausgänge 1, 2 der ersten Flip-Flop-Zelle F 1 und von je einem der beiden Ausgänge 3, 4 der zweiten Flip-Flop-Zelle F 2 beaufschlagt, wobei die Zuordnung der Ausgänge der beiden Flip-Flop-Zellen F 1, F 2 zu den Eingängen der beiden logischen Gatter N 1, N 2 derart getroffen ist, daß bei der Beaufschlagung des einzelnen Gatters nur solche Ausgänge der beiden Flip-Flop-Zellen F 1, F 2 miteinander kombiniert sind, die - abgesehen von einer durch Je eines der beiden Verzögerungsglieder bedingten Verschiebung -Jeweils identische logische Zustände führen. Schließlich sind bei dieser Anordnung die Eingänge 5, 8 der ersten Flip-Flop-Zelle F 1 über ein mit Gleichspannung betriebenes und durch die zweite Flip-Flop-Zelle F 2 durch Rückkopplung beaufschlagtes sowie aus der Parallelschaltung dreier Stromwege bestehendes Netzwerk versorgt, wobei der zur Beaufschlagung des einen Eingangs der ersten Flip-Flop-Zelle F 1 dienende erste Stromweg durch eine als Inverter (Negationsgatter) wirksamen ersten Kombination IN mit mindestens einem Transistor, der zur Beaufschlagung des zweiten Eingangs der ersten Flip-Flop-Zelle F 1 dienende zweite Stromweg von einer als Emitter- oder Sourcefolger wirksamen Kombination SF mit mindestens einem Transistor und der dritte - zur Steuerung des ersten und des zweiten Stromweges IN und SF wirkende - Stromweg aus der Serienschaltung eines Widerstandes R und eines - von einem die Rückkopplung des Ausgangs der zweiten Flip-Flop-Zelle F 2 auf das Netzwerk vermittelnden Transistor 27 überbrückten - Kondensator C gebildet ist, der auf Grund seines jeweiligen Aufladezustandes die Potentiale an den in den beiden anderen Stromwegen vorgesehenen Transistoren und damit die Versorgung der Eingänge der ersten Flip-Flop-Zelle beeinflußt.
Die beiden Flip-Flop-Zellen F 1, F 2 sind im Beispielsfalle sogenannte RS-Flip-Flops und demgemäß durch jeweils zwei NOR-Gatter dargestellt, deren Ausgänge jeweils auf den einen der beiden Eingänge des anderen NOR-Gatters in der betreffenden Zelle zurückgeführt sind. Die beiden Ausgänge 1 und 2 der ersten Flip-Flop-Zelle F 1 sind über jeweils ein Verzögerungsglied an je einen Eingang 11 beziehungsweise 14 der zweiten Flip-Flop-Zelle F 2 gelegt. Im Beispielsfalle liegt der mit 1 bezeichnete Ausgang von F 1 an dem Eingang 11 und der mit 2 bezeichnete Ausgang am Eingang 14 von F 2. Prüft man nun die logische Funktion der beiden hintereinandergeschalteten Flip-Flop-Zellen F 1 und F 2, so erkennt man, daß die logischen Zustände zwischen den Ausgängen 1 und 4 einerseits und zwischen den Ausgängen 2 und 3 andererseits bei einer verzögerungslosen leitenden Überbrückung der zwischen den beiden Flip-Flop-Zellen F 1, F 2 geschalteten Verzögerungsglieder miteinander identisch wären. Durch die beiden mit der Gleichspannung UDD an ihren Gateelektroden gesteuerten und deshalb lediglich als Widerstand wirkenden MOS-Feldeffekttransistoren vom Verarmungstyp 9 beziehungsweise 10 und die beiden mit dem einen ihrer Beläge über Masse (Uss) und andererseits über die Ausgänge 1 beziehungsweise 2 von F 1 und über die Source-Drainstrecken der beiden Feldeffekttransistoren in der aus Fig. 2 ersichtlichen Weise mit Spannung beaufschlagten Kapazitäten C 1 und C 2 ist jeweils ein Verzögerungsglied zwischen je einem Ausgang von F 1 an Je einen Eingang von F 2 gegeben. Zur Beaufschlagung des einen logischen Gatters N 1 sind - der oben angegebenen Regel zufolge - die Ausgänge 1 von F 1 und 4 von F 2 und zur Beaufschlagung des anderen logischen Gatters N 2 die Ausgänge 2 von F 1 und 3 von F 2 miteinander kombiniert.
Die beiden logischen Gatter N 1 und N 2 haben Jeweils gewöhnlich zwei Eingänge und sind bevorzugt als NOR-Gatter ausgebildet. An ihren Ausgängen 17 beziehungsweise 20 erscheinen die angestrebten Impulsfolgen TS und TM. Dank der in der Fig. 2 dargestellten Zuordnung der Eingänge 5 und 8 der ersten Flip-Flop-Zelle F 1 zu den beiden Stromwegen IN und SF ist die Zuordnung der Impulsfolgen TS und TM zu den beiden Gattern N 1 und N 2 derart, daß am Ausgang 17 von N 1 die - die längeren Digitalimpulse aufweisende - Folge TS und am Ausgang 20 von N 2 die Folge TM erscheint. Ein Austausch der Anschlüsse 5 und 7 von F 1 würde auch hier eine Umkehrung bewirken.
Die in der Fig. 1 dargestellte Vorrichtung ist außerdem in der Lage, auch eine - der Differenz von TS und TM entsprechende -dritte Impulsfolge P zur Verfügung zu stellen. Um dies zu erreichen, sind zwei weitere logische Gatter OG 1 und OG 2 vorgesehen, die derart beschaffen sind, daß an ihren Ausgängen genau das zu den Ausgängen von N 1 und N 2 invertierte logische Verhalten auftreten würde, wollte man die Gatter OG 1 beziehungsweise OG 2 an die Stelle von N 1 und N 2 in der in Fig. 2 dargestellten Schaltung verwenden. Da im Beispielsfalle N 1 und N 2 NOR-Gatter sind, werden demzufolge für die beiden Gatter OG 1 und OG 2 Je ein OR-Gatter mit Je zwei Eingängen verwendet.
Diese beiden weiteren logischen Gatter OG 1 und OG 2 von der gleichen Art und Je zwei Eingängen 21, 22, 23, 24 sind nun derart auf die vier Ausgänge 1, 2, 3 und 4 der beiden Flip-Flop-Zellen F 1 und F 2 geschaltet, daß nur je ein Ausgang einer der beiden Flip-Flop-Zellen F 1 und F 2 mit Je einem Eingang dieser weiteren logischen Gatter OG 1 und OG 2 leitend verbunden ist, daß außerdem die Zuordnung der Ausgänge 1, 2, 3 und 4 der beiden Flip-Flop-Zellen F 1 und F 2 zu den Eingängen dieser beiden logischen Gatter OG 1 und OG 2 derart getroffen ist, daß bei der Beaufschlagung jedes der beiden Gatter OG 1 und OG 2 nur solche Ausgänge der beiden Flip-Flop-Zellen F 1 und F 2 miteinander kombiniert sind, die - abgesehen von der durch die beiden Verzögerungsglieder bedingten Verschiebung - synchron zueinander invertierte logische Zustände führen, und daß schließlich die Ausgänge dieser beiden logischen Gatter OG 1 und OG 2 an die beiden Eingänge eines dritten logischen Gatters NA gelegt sind, das mit Rücksicht auf die beiden anderen Gatter OG 1 und OG 2 derart ausgewählt ist, daß an seinem Ausgang P nur dann eine logische II erscheint, wenn alle vier Eingänge der es steuernden beiden Gatter OG 1, OG 2 identisch logisch beaufschlagt sind.
Dem entspricht, daß dieses dritte zusätzliche logische Gatter NA mit Rücksicht auf die beiden OR-Gatter OG 1 und OG 2 als NAND-Gatter ausgestaltet ist.
Das zur Versorgung der beiden Eingänge 5 und 8 der ersten Flip-Flop-Zelle F 1 vorgesehene Netzwerk ist - abgesehen von den den dritten Stromweg bildenden Kondensator C und dem Widerstand R -ausschließlich im Beispielsfalle mittels MOS-Feldeffekttransistoren dargestellt, weil eine solche Darstellung sich für eine Realisierung in integrierter Halbleitertechnik eignet. Dem entspricht, daß die für die Rückkopplung, den Inverter IN und für den zweiten Stromweg SF benötigten Widerstände ebenfalls durch - entsprechend geschaltete - MOS-Feldeffekttransistoren realisierbar sind. Zweckmäßig sind diese dann, wie im Beispielsfalle, als Feldeffekttransistoren vom Verarmungstyp ausgestaltet, wobei die Steuer- oder Gateelektrode unmittelbar mit der Source-Drainstrecke des betreffenden MOS-Transistors leitend verbunden ist. Beispiele hierfür sind die Transistoren 30 und 31, deren Source-Drainstrecke jeweils mit der Source-Drainstrecke eines zweiten, diesmal eine reine Transistorfunktion ausübenden Feldeffekttransistors 29 beziehungsweise 32 in Reihe geschaltet ist.
Dieser zweite Transistor 29 beziehungsweise 32 ist zweckmäßig - ebenso wie der Rückkopplungstransistor 27 und der eine äußere Steuerung ermöglichende Transistor 28 - vom Anreicherungstyp.
Das zur Versorgung der beiden Eingänge 5 und 8 dienende Netzwerk ist nun vorteilhafterweise so ausgestaltet, daß sowohl der erste Stromweg als auch der zweite Stromweg durch je eine Serienschaltung der Source-Drainstrecken je zweier Feldeffekttransistoren gebildet ist, daß jede dieser beiden Serienschaltungen den aus dem Kondensator C und dem Widerstand R bestehenden dritten Stromweg überbrückt, daß ferner Je einer der beiden den zweiten und Je einer der beiden den ersten Stromweg bildenden Feldeffekttransistoren 30 beziehungsweise 31 als ohmscher Widerstand verwendet und die Gateelektrode des zweiten, den betreffenden Stromweg mitbildenden Feldeffekttransistors 29 beziehungsweise 32 an einen sich zwischen dem Kondensator C und dem Widerstand R im dritten Stromweg befindlichen Schaltungspunkt M gelegt ist.
Außerdem ist ein zwischen den beiden Transistoren 29, 30 des ersten Stromweges IN befindlicher Schaltpunkt an den einen Eingang 5 und ein zwischen den beiden Transistoren 31 und 32 des zweiten Stromweges SF befindlicher Schaltpunkt an den zweiten Eingang 8 der ersten Flip-Flop-Zelle gelegt. Schließlich ist die Reihenfolge der beiden den zweiten Stromweg bildenden Transistoren gegenüber der Reihenfolge der beiden den ersten Stromweg IN bildenden Transistoren vertauscht. Dies bedeutet, daß im Falle des ersten Stromweges der die reine Widerstandsfunktion ausübende Feldeffekttransistor 30 ein niedrigeres elektrisches Potential als der die Transistorfunktion ausübende Transistor 28 hat, während im Falle des zweiten Stromweges SF der Transistor 31 mit der reinen Widerstandsfunktion ein höheres elektrisches Potential als der die Transistorfunktion ausübende MOS-FET 32 hat.
Dadurch wird erreicht, daß entweder der erste oder der zweite Stromweg ein Inverter, der andere ein Sourcefolger ist.
Zu erwähnen sind noch die bereits angedeuteten Transistoren 28 und 27, die beide eine reine Transistorfunktion haben. Die Gateelektrode des Rückkopplungstransistors 27 ist an den einen Ausgang 4 der zweiten Flip-Flop-Zelle gelegt und bedingt auf diese Weise eine für die Wirkungsweise des Taktgebers gemäß Fig. 2 entscheidende Funktion. Die Gateelektrode des Transistors 28 ist mit äußeren Signalen (Rücksetzsignalen) RE beaufschlagbar. Die Source-Drainstrecken dieser beiden Transistoren 27 und 28 sind zueinander parallel geschaltet und liegen unmittelbar an den beiden Elektroden des Kondensators C, so daß der über die beiden Transistoren fließende Strom durch die an C liegende Spannung und durch die an seiner Gateelektrode liegende Spannung gesteuert wird.
Die Anordnung stellt einen RC-Oszlllator mit einer Folgeschaltung dar, die in sich die Fuziktionen des Generators I und des Impulsumformers II, III, IV der in Fig. 1 dargestellten Anordnung in sich vereinigt. Dazu ist zu bemerken, daß die Länge der beiden Pausen zwischen je einem Impuls der Folge TM und den jeweils zeitlich zu ihm benachbarten Impulsen der Folge TS beziehungsweise je eines Impulses der Folge TS bezüglich seiner Nachbarn aus der Folge TM durch die Bemessung der beiden Verzögerungsglieder zwischen den Flip-Flop-Zellen F 1 und F 2 bestimmt sind. Dabei ist je ein Verzögerungsglied für die Länge je einer der beiden Pausen zuständig. Würden die Verzögerungsglieder ohne Verzögerung arbeiten, so wäre die Impulsfolge TS nichts anderes als eine Invertierung der anderen Impulsfolge TM, was ersichtlich nicht das Ziel dieser Erfindung ist. Im folgenden wird zunächst ihre Wirkungsweise beschrieben: Ausgehend von dem Augenblick, in welchem der zu C parallele Anreicherungstyp-Transistor 27 hochohmig wird, kann der Kondensator C über den Widerstand R aufgeladen werden. Hat nun das Potential im Punkt M zwischen R und C die erste Schwellenspannung des Transistors 29 überschritten, so wird der Transistor 28 leitend, so daß am Eingang 5 von F 1 eine logische "O" entsteht, die jedoch keine weiteren Änderungen nach sich zieht. Steigt nun das Potential auf die doppelte Schwellenspannung von 29 an, so wird auch der Anreicherungstyp-Transistor 32 leitend, so daß eine logische ist an den Eingang 8 des Flip-Flops F 1 gelangt, dessen Ausgang 2 somit den Zustand "O" annimmt. Außerdem wird der andere Ausgang 1 die logische "1" annehmen und gibt diesen Zustand über das Verzögerungsglied aus dem Feldeffekttransistor 9 und dem Kondensator C 1 an den Ausgang 3 von F 2 verz6- gert weiter, der hierdurch den Zustand "O" erhält. Gleichzeitig ist der Kondensator C 2 des zweiten Verzögerungsgliedes über den Transistor 10 entladen worden, so daß am Ausgang 4 von F 2 eine logische 1 entsteht. Hierdurch wird der Transistor 27 leitend, so daß die Entladung des Kondensators C möglich wird. Beim Erreichen der doppelten Schwellenspannung verschwindet am Eingang 8 von F 1 die logische "1", wodurch das Flip-Flop F 1 freigegeben wird. Mit dem Unterschreiten der ersten Schwelle bei der Entladung von C entsteht am Eingang 5 von F 1 eine logische "1", so daß F 1 kippt. Wegen der die Verbindung zu der zweiten Flip-Flop-Zelle F 2 bildenden Verzögerungsglieder 9, C 1 beziehungsweise 10, C 2 kippt dann auch noch das zweite Flip-Flop F 2.
Auf Grund der dabei gegebenen Verzögerung kann nun der Kondensator C auf einem tiefen Potential entladen werden. Dadurch wird der Transistor 27 gesperrt, so daß der Aufladevorgang von C und damit die neuerliche Umschaltung der beiden Flip-Flop-Zellen F 1, F 2 erneut eingeleitet wird. Die beschriebene Anordnung wirkt somit als Impulsgenerator, oder Oszillator, der sich über den Transistor 8 mittels eines äußeren Signals RE starten beziehungsweise ausschalten läßt, ohne daß dabei - wie bei den bekannten Taktgebern - eine Verstümmelung der Anfangs- und Schlußimpulse der beiden Impulsfolgen TS und TM auftreten kann.
Bei der in Fig. 2 und auch in Fig. 4 dargestellten Anordnung gemäß der Erfindung ist die Funktion des Impulsgenerators und des Impulsumformers ebenso wie bei einer Anordnung gemäß Fig. 1 gegeben. Jedoch ist die Lokalisierung nicht so einfach wie im Fall der Fig. 1. Dies wird auf Grund des in Fig. 3 dargestellten zugehörigen Impuls-Zeitdiagramms verständlich.
Bei dem in Fig. 3 dargestellten Diagramm sind die an einzelnen wichtigen Stellen der in Fig. 2 dargestellten Schaltung auftretenden logischen Zustände tiO" und 1" n über der Zeit t aufgetragen, wobei in allen Teildiagrammen gleiche Abszissen gleichen Zeitpunkten entsprechen. Die Darstellungen beziehen sich auf den Punkt M zwischen dem Kondensator C und dem Widerstand R, die beiden Eingänge 5 und 8 der ersten Flip-Flop-Zelle F 1, die Aus- gänge 1, 2, 3 und 4 beider Flip-Flop-Zellen F 1 und F 2, die beiden Ausgänge 17 und 18 der beiden NOR-Gatter N 1 und N 2 sowie den Ausgang P des NAND-Gatters NA. Bei dem die Zustände im Punkt M darstellenden ersten Teildiagramm sind außerdem die Zeitpunkte angedeutet, an denen die erste Schwelle beziehungsweise die zweite Schwelle erreicht wird. Sie sind durch die in Je einen Kreis gesetzten Zahlen 1 und 2 angedeutet. Die Ausgänge 17 und 20 der beiden NOR-Gatter N 1 und N 2 liefern die angestrebten Impulsfolgen TS und TM. Am Ausgang P des NAND-Gatters NA tritt eine Impulsfolge P auf, welche aus der Differenz der beiden Impulsfolgen TS und TM besteht. Sie wird über die beiden OR-Gatter OG 1 und OG 2 und das NANDGatter NA geliefert. Die drei zuletzt genannten Gatter sind entbehrlich, wie auch Fig. 4 zeigt.
In der Fig. 4 ist eine Einsatzmöglichkeit des Taktgebers gemäß Fig. 2 dargestellt. Dabei sind Jedoch zwei Abwandlungen getroffen. Die eine Abwandlung betrifft das NOR-Gatter N 2', das hier mit einem dritten Eingang versehen ist. Dieser dritte Eingang sorgt in Verbindung mit der jeweils zu steuernden Digitalschaltung dafür, daß gewisse Einzelimpulse einer Folge (hier der Folge TM) ausgeblendet werden. In der dadurch bedingten Unterbrechung kann zum Beispiel eine Rücksetzung erfolgen. Die zweite Abwandlung betrifft eine Ergänzung der beiden zwischen der ersten Flip-Flop-Zelle F 1 und der zweiten Flip-Flop-Zelle F 2 vorgesehenen RC-Glieder 9, C 1 und 10, C 2 durch als sogenannte "Killer" K 1 und K 2 geschaltete Feldeffekttransistoren, die für eine Beschleunigung des Ladungsabflusses aus den beiden RC-Kapaziäten C 1 und C 2 sorgen. Dabei wird beim sogenannten "Start-Stop-Betrieb" durch die in Fig. 4 gezeigte Anordnung dieser Feldeffekttransistoren erreicht, daß die Aufladung des Kondensators C 1 beziehungsweise C 2 durch den Feldeffekttransistor K 1 beziehungsweise K 2 so lange verhindert wird, bis der Takt mit voller Amplitude und zeitlicher Länge erscheinen kann.
Außerdem wird über den gleichen Transistor ein Weiterschwingen verhindert, indem der Feldeffekttransistor K 1 beziehungsweise K 2 leitend wird, sobald der Kondensator C 1 beziehungsweise C 2 vollständig entladen ist.
Der Einsatz des erfindungsgemäßen Taktgebers geschieht zweckmäßig, indem einer zu steuernden Digitalanlage die Impulsfolgen TS und TM zugeführt werden. Eine solche Anlage ist in Fig. 4 dargestellt. Sie ist ein eine Flip-Flop-Kette SR 1 ... SR 7 als wesentlichen Bestandteil aufweisendes Schieberegister oder Zähler. Der Aufbau der einzelnen Zelle ist aus dem Schaltbild gemäß Fig. 4 ersichtlich. Von diesbezüglichen Ausführungen im Text wird abgesehen. Die Rücksetzung in den Ausgangszustand erfolgt über ein Exklusiv-NOR-Gatter EN. Um die Anlage nach Einschalten der Betriebsspannung in den Anfangszustand zu versetzen, ist ein zentraler Rücksetzer RSG vorgesehen. Außerdem weist die Anlage noch weitere zusätzliche NOR-Gatter N 3 bis N 6 auf, die von den einzelnen Flip-Flop-Zellen SR 1 ... SR 7 in der aus der Fig. 4 ersichtlichen Weise versorgt sind. Durch die Anschaltung des dritten Eingangs des NOR-Gatters N 2 am Ausgang des Taktgebers an die Takteingänge der einzelnen Schieberegisterzellen SR 1 ... SR 7 entsprechend Fig. 4 wird eine Unterdrückung des Jeweils 64. Taktes der TM-Folge erreicht, um in der dadurch bedingten Impulspause den Zähler in den Ausgangszustand rücksetzen zu können. Der zentrale Rücksetzer RSG kann zum Beispiel entsprechend der Patentanmeldung P 24 60 671.1 (VPA 74/1210) ausgestaltet sein.
Wie bereits angedeutet, ist es zweckmäßig, den Taktgeber gemäß der Erfindung in integrierter MOS-Technik - vorzugsweise in Kombination mit einem zu steuernden Digitalgerät - herzustellen.
Dann kann es von Vorteil sein, daß die beiden Impulsfolgen nur an einem einzigen Anschluß aus dem Taktgeber herausgeführt werden. Dann müssen aber Maßnahmen mitgetroffen werden, die es ermöglichen, eine Trennung der Wirkung der beiden Impulsfolgen TS und TM in der angesteuerten Anlage zu erreichen. Hierzu gibt es zum Beispiel verschiedene Möglichkeiten, die an Hand der Fig.
5 bis 7 noch kurz erläutert werden.
Da in dem nunmehr zu beschreibenden Fall der Taktgeber gemäß der Erfindung nur einen einzigen Ausgang hat, müssen die bei den oben beschriebenen Anlagen entstehenden Impulsfolgen TS und TM zur Uberlagerung gebracht und dann im Eingangsteil eines zu steuernden Digitalgerätes wieder voneinander getrennt werden, um dort wiederum als einzelne Impulsfolgen TS und TM, zum Beispiel zur Steuerung von Flip-Flop-Zellen, zur Verfügung zu stehen.
Demzufolge muß der durch Uberlagerung entstehende Impulszug die Information beider Impulsfolgen TS und TM in sich vereinigen, ohne daß hierbei ein Teil der Informationen verlorengeht. Ein hierzu geeigneter Impulszug ist in Fig. 7 dargestellt. Seine Realisierung bereitet verhälcnismäßig wenig Aufwand, wie dies das in Fig. 5 dargestellte MOS-Schaltbild einer entsprechenden Kodierungsvorrichtung zeigt. Ein entsprechender Dekoder, der an den Eingang eines durch den Taktgeber zu beaufschlagenden Digitalgerätes zu legen ist, wird an Hand der Fig. 6 besprochen.
Bei der in Fig. 5 dargestellten Vorrichtung sind die beiden, die gewünschten Impulsfolgen (TS, TM) abgebenden logischen Gatter N 1, N 2 als NOR-Gatter mit jeweils drei Eingängen ausgestaltet, von denen Jeweils zwei Ausgänge in der bereits beschriebenen Weise mit den Ausgängen der beiden Flip-Flop-Zellen F 1, F 2 verbunden sind. Außerdem wird eine Vorrichtung zur Erzeugung der Differenz der beiden Impulsfolgen TS und TM benötigt. Sie ist zweckmäßig in der aus der Fig. 2 ersichtlichen Weise ausgestaltet. Dies bedeutet, daß nicht nur die Ausgänge der beiden Gatter N 1, N 2, sondern auch noch der Ausgang P eines dritten Gatters NA verwendet wird.
Wesentlich ist nun, daß die Ausgänge der beiden die gewünschten Impulsfolgen liefernden Gatter, also die Ausgänge der beiden NOR-Gatter N 1, N 2, mit je drei Eingängen an die Gateelektrode Je eines Feldeffekttransistors 33 beziehungsweise 34 gelegt sind, daß ferner die Source-Drainstrecken der beiden Feldeffekttransistoren 33, 34 an Gleichspannung gelegt und durch die Serienschaltung der Source-Drainstrecken zweier weiterer - als Transistoren geschalteter - Feldeffekttransistoren 35, 36 überbrückt sind, deren Gateelektroden gemeinsam an die beiden noch nicht erfaßten dritten Eingänge der beiden logischen Gatter N 1, N 2 gelegt und gemeinsam mit diesen an den Ausgang einer die Differenz der beiden an den Ausgängen der beiden logischen Gatter N 1, N 2 erscheinenden Impulsfolgen TS und TM bildenden Schaltung - also dem NAND-Gatter NA bei der Anordnung gemäß Fig. 2 - gelegt sind, und daß schließlich der Ausgang 37 des Impulsgenerators gleichzeitig von je einem Schaltungspunkt zwischen den Source-Drainstrecken der beiden Transistorpaare 33, 34 beziehungsweise 35, 36 beaufschlagt ist.
Damit ist der in Fig. 5 dargestellte Kodierer beschrieben. Seine Aufgabe besteht darin, die an sich vom Taktgeber erzeugten Impulsfolgen TM und TS so zur Uberlagerung zu bringen, daß die resultierende Impulsfolge, die allein auf die zu steuernde Digitalanlage übertragen wird, eine mit geringem Aufwand mögliche Dekodierung unter exakter Reproduktion der beiden Impulsfolgen TS und TM, unter Beibehaltung der ursprünglichen zeitlichen Relation der beiden Impulsfolgen zueinander, erlaubt.
Ein solcher Dekoder ist in Fig. 6 schaltungsmäßig dargestellt.
Der einzige Eingang 38 eines über die in Fig. 5 dargestellte Teilanlage gesteuerten Digitalgerätes ist auf die Gateelektroden zweier Feldeffekttransistoren 39, 41 geschaltet, von denen der eine mit einem als.Widerstand geschalteten Feldeffekttransistor 40 einen Inverter, der andere mit einem - ebenfalls als Widerstand geschalteten Feldeffekttransistor 42 einen Sourcefolger bildet. Ferner sind der Inverter und der Sourcefolger zueinander parallel geschaltet und an eine Gleichspannungsquelle gelegt.
Schließlich läßt sich an einem Schaltungspunkt zwischen den beiden Feldeffekttransistoren 39, 40 des Inverters das Signal TS und an einem Schaltungspunkt zwischen den beiden Feldeffekttransistoren 41, 42 des Sourcefolgers das Signal TM abnehmen und an die entsprechenden Stellen der zu steuernden Digitalschaltung, zum Beispiel den Vorbereitungstakt und den Auslösetakt einer Master-Slave-Flip-Flop-Kette, weiterleiten.
19 Patentansprüche 7 Figuren L e e r s e i t e

Claims

Patentansprüche 1. Elektronischer Taktgeber tür elektrische Digitalanlagen mit einem periodische elektrische Impulse erzeugenden impuisgenerator und einem durch diese Impulse beauschlagten Impulswandler mit zwei getrennten Ausgängen, der so beschaffen ist, daß an Jedem dieser zwei Ausgänge eine Folge periodischer Digitalimpulse erscneint und daß zwischen den Digitalimpulsen der einen Folge und den Digitalimpulsen der anderen Folge eine definierte zeitliche relation gegeben ist, d a d u r c h g e k e n n z e i c h -n e t , daß die einzelnen Wirkungspegel der einen Impulsfolge von den einzelnen Wirkungspegeln der anderen impulsfolge zeitiich durch je zwei Pausen getrennt sind.
2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Ausgang eines - gleiche Digitalimpulse ml' einer festen Frequenz q erzeugenden - Generators (I) an den Eingang eines eine Kette aus n hintereinandergeschalteten Flip-Flop-Zellen aufweisenden Schieberegisters (II) gelegt und außerdem eine mindestens aus zwei aufeinanderfolgenden Fiip-rlop-Zellen des Schieberegisters (II) bestehende Teilkette (C) sowohl zwischen die beiden Eingänge eines ersten Abnehmers (III) als auch zwischen die beiden Eingänge eines zweiten Abnehmers (IV) geschaltet und dabei diese Teilsette (C) lediglich im Falle des einen (1V) dieser beiden Abnehmer (III, IV) um mindestens je eine weitere, unmittelbar vor sowie eine unmittelbar hinter ihr liegende Flip-Flop Zelle (B, D) verlängert ist, ohne daß hierbei die gesamte Flip-Flop-Kette (A, B, C, D, E) des Schieberegisters miterfaßt ist und daß schließlich Jeder der beiden A'cnermer (III, IV) als eine durch ein äußeres Rücksetzsignal (RZ) ceeinflußbare Flip-Flop-Zelle ausgebildet ist, an deren Ausgang je eine der beiden gewünschten Folgen (TS, TM) von Digitalimpulsen erscheint.
3. Vorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß zwei logische Gatter (N 1, N 2) von der gleichen Art und je zwei Eingängen auf eine zur gleichzeitigen Erzeugung von vier Digitalimpulsfolgen mit ibereinstismenuer Impulsfrequenz sowie insgesamt gleichlangen Teilimpulsen befähigte Generatoranlage derart geschaltet sind, daß je eine der vier Impulsfolgen auf je einen Eingang der beiden logischen Gatter gelegt ist, daß außerdem die Generatoranlage so ausgebildet ist, daß zwei der genannten impulsfolgen zu je einer der beiden Impulsfolgen invertiert und mindestens eine dieser Impulsfolgen gegenüber einer zweiten dieser Impulsfolgen phasenverschoben ist, und daß schließlich die zur 3eaufschlagung der beiden logischen Gatter (N 1, N 2) jeweils vorgesehenen Kombinationen aus je zwei dieser Impulsfolgen derart getroffen sind, daß in jeder dieser Kombination die eine Impulsfolge gegenüber der anderen invertiert und phasenverschoben ist (Fig. 3).
4. Vorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß zur Erzeugung der auf die beiden logischen Gatter (N 1, N 2) von der gleichen Art und je zwei Eingängen zu legenden Digitalimpulse eine Generatoranlage vorgesehen ist, in der die beiden Ausgänge (1, 2) einer ersten Flip-Flop-Zelle (F 1) über je ein Verzöger ngsglied an je einen der beiden Eingänge (11, 12) einer zweiten Flip-Flop-Zelle (F 2) und dabei die vier Ausgänge (1, 2, 3, 4) der beiden Flip-Flop-Zellen (F 1, F 2) einzeln an je einen Eingang (15, 16 beziehungsweise 18, 19) der beiden logischen Gatter (N 1, N 2) gelegt sind, daß außerdem Jedes dieser beiden logischen Gatter (N 1, N 2) von je einem der beiden Ausgänge (1, 2) der ersten Flip-Flop-Zelle (F 1) und je einem der beiden Ausgänge (3, 4) der zweiten Flip-Flop-Zelle (F 2) beaufschlagt und dabei die Zuordnung der Ausgänge der beiden Flip-Flop-Zellen (F 1, F 2) zu den Eingängen der beiden logischen Gatter (N 1, N 2) derart getroffen ist, daß bei der Beaufschlagung des einzelnen Gatters nur solche Ausgänge der beiden Flip-Flop-Zellen (F 1 , F 2) miteinander kombiniert sind, die - abgesehen von einer durch je eines der beiden Verzögerungsglieder bedingten Zeitverschiebung - jeweils identische logische Signale führen, und daß schließlich die Eingänge (5, 8) der ersten Flip-Flop-Zelle (F 1) über ein mit Gleichspannung betriebenes und durch die zweite Flip-Flop-Zelle (F 2) durch Rückkopplung beaufschlagtes sowie aus der Paralielschaltung dreier Stromweg bestehendes Netzwerk versorgt sind und dabei der zur Beaufschlagung des einen Eingangs t5) der ersten Flip-Flop-Zelle (F 1) dienende erste Stromweg durch eine als Inverter wirksame erste Schaltkombination kIN) mit mindestens einem Transistor, der zur Beaufschlagung des zweiten Eingangs (8) der ersten Flip-Flop-Zelle (F 1) dienende zweite Stromweg von einer als Emitter- oder Sourcefolger wirksamen Kombination SF mit mindestens einem Transistor und der dritte - zur Steuerung des ersten und des zweiten Stromweg ges (IN, SF) dienende dritte - zur Steuerung des ersten und des zweiten Stromweges (IN, SF) dienende - Stromweg aus der Serienschaltung eines Widerstandes (R) und eines - von einem die Rückkopplung des Ausgangs (4) der zweiten Flip-Flop-Zelle (F 2) auf das Netzwerk vermittelnden weiteren Transistor (27) iibertrAckten - Kondensator C gebildet ist.
5. Vorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die beiden Flip-Flop-Zellen (F 1, F 2) als RS-Flip-Flop-Zellen ausgebildet sind.
6. Vorrichtung nach einem der Ansprüche 3 bis 5, dadurch gekennzeichnet, daß die beiden logischen Gatter (N 1, N 2) als NOR-Gatter ausgebildet sind.
7. Vorrichtung nach einem der Ansprüche 3 bis 6, dadurch gekennzeichnet, daß zwei weitere logische Gatter (OG 1 und OG 2) derart vorgesehen sind, daß an ihren Ausgängen genau das zu den Ausgängen der die angestrebten Impulsfolgen (TS und TM) abgebenden logischen Gatter (N 1, N 2) invertierte logische Verhalten zu verzeichnen ist und daß diese beiden logischen Gatter (OG 1, OG 2) von der gleichen Art und je zwei Eingängen (21, 22, 23, 24) derart auf die vier Ausgänge (1, 2, 3, 4) der beiden Fllp- Flop-Zellen (F 1, F 2) geschaltet sind, daß nur je ein Ausgang einer der beiden Flip-Flop-Zellen (F 1, F 2) mit je einem Eingang dieser beiden weiteren logischen Gatter (OG 1, OG 2) leitend verbunden ist, daß außerdem die Zuordnung der Ausgänge (1, 2, 3, 4) der beiden Flip-Flop-Zellen (F 1, F 2) derart getroffen ist, daß bei der Beaufschlagung jedes der beiden weiteren logischen Gatter (OG 1, OG 2) nur solche Ausgänge der beiden Flip-Flop-Zellen (F 1, F 2) miteinander kombiniert sind, die - abgesehen von der durch die beiden Verzögerungsglieder bedingten Verschiebung - synchron zueinander invertierte logische Zustände führen, und daß schließlich die Ausgänge dieser beiden logischen Gatter (OG 1, OG 2) an die beiden Eingänge eines dritten weiteren logischen Gatters (NA) gelegt sind, das mit Rücksicht auf die beiden anderen weiteren logischen Gatter (OG 1, OG 2) derart ausgewählt ist, daß an seinem Ausgang (P) nur dann eine logische 1 erscheint, wenn alle vier Eingänge der es steuernden beiden Gatter (OG 1, OG 2) identisch logisch beaufschlagt sind.
8. Vorrichtung nach Anspruch 6 und 7, dadurch gekennzeichnet, daß die beiden weiteren logischen Gatter als OR-Gatter, das dritte zusätzliche Gatter als NAND-Gatter ausgestaltet ist.
9. Vorrichtung nach einem der Ansprüche 3 bis 8, dadurch gekennzeichnet, daß das zur Versorgung der beiden Eingänge (5, 8) der ersten Flip-Flop-Zelle (F 1) vorgesehene Netzwerk - höchstens mit Ausnahme des den dritten Stromweg bildenden Kondensators und Widerstandes (C und R) - ausschließlich mittels MOS-Feldeffekttransistoren aufgebaut ist.
10. Vorrichtung nach Anspruch 9, dadurch gekennzeichnet, daß das zur Versorgung der beiden Eingänge (5, 8) der ersten Flip-Flop-Zelle (F 1) dienende Netzwerk so ausgestaltet ist, daß sowohl der erste Stromweg (IN) als auch der zweite Stromweg (SF) durch je eine Serienschaltung der Source-Drainstrecken je zweier Feldeffekttransistoren (29, 30 beziehungsweise 31, 32) gebildet ist, daß ferner jede dieser beiden Serienschaltungen (IN, SF) den aus dem Kondensator (C) und dem Widerstand (R) bestehenden dritten Stromweg überbrückt, daß außerdem je einer der beiden den zweiten und je einer der beiden den ersten Stromweg bildenden Feldeffekttransistoren (30 beziehungsweise 31) als ohmscher Widerstand geschaltet und die Gateelektrode des jeweils zweiten, den betreffenden Stromweg (IN, SF) mitbildenden Feldeffekttransistors (29 beziehungsweise 32) an einen sich zwischen dem Kondensator (C) und dem Widerstand (R) des dritten Stromweges befindlichen Schaltungspunkt (M) gelegt ist, daß weiterhin ein zwischen den beiden Transistoren (29, 30) des ersten Stromweges (IN) befindlicher Schaltpunkt an den einen Eingang (5) und ein zwischen den beiden Transistoren (31, 32) des zweiten Stromweges (SF) befindlicher Schaltpunkt an den zweiten Eingang (8) der ersten Flip-Flop-Zelle (F 1) geschaltet ist und daß schließlich die Reihenfolge des als Widerstand geschalteten Feldeffekttransistors und des als Transistor geschalteten Feldeffekttransistors im ersten Stromweg (IN) umgekehrt zu der im zweiten Stromweg (SF) gewählt ist.
11. Vorrichtung nach einem der Ansprüche 4 oder 10, dadurch gekennzeichnet, daß die Rückkopplung des einen Ausgangs (4) der zweiten Flip-Flop-Zelle (F 2) über die Gateelektrode eines MOS-Feldeffekttransistors (27) gegeben ist, dessen Source-Drainstrecke den Kondensator (C) des dritten Stromweges überbrückt.
12. Vorrichtung nach einem der Ansprüche 4 bis 11, dadurch gekennzeichnet, daß zur Rücksetzung in den Ausgangszustand ein Feldeffekttransistor (28) vorgesehen ist, dessen Source-Drainstrecke den Kondensator (C) des dritten Stromweges überbrückt und dessen Gateelektrode durch von außen zugeführte Signale (RE) beaufschlagbar ist (Start-Stop).
13. Vorrichtung nach Anspruch 10 bis 12, dadurch gekennzeichnet, daß die als Widerstand geschalteten Feldeffekttransistoren vom Verarmungstyp, die als Transistor geschalteten hingegen vom Anreicherungstyp sind.
14. Vorrichtung nach einem der Ansprüche 1 bis 13, dadurch gekennzeichnet, daß die beiden zu erzeugenden Impulsfolgen (TS, TM) an einem gemeinsamen Ausgang des Impulsgebers zur oberlagerung gebracht und in einem Eingangsteil des gesteuerten Digitalgerätes wieder voneinander getrennt werden.
15. Vorrichtung nach Anspruch 14, dadurch gekennzeichnet, daß die beiden die gewünschten Impulsfolgen (TS, TM) abgebenden logischen Gatter (N 1, N 2) mit je drei Eingängen versehen und dabei die vier Ausgänge (1, 2, 3, 4) der beiden Flip-Flop-Zellen (F 1, F 2) einzeln an je einen Eingang der beiden logischen Gatter (N 1, N 2) gelegt sind, daß außerdem jedes dieser beiden logischen Gatter (N 1, N 2) von Je einem der beiden Ausgänge (1, 2) der ersten Flip-Flop-Zelle (F 1) und je einem der beiden Ausgänge (3, 4) der zweiten Flip-Flop-Zelle (F 2) beaufschlagt und dabei die Zuordnung der Ausgänge der beiden Flip-Flop-Zellen (F 1, F 2) zu den Eingängen der beiden logischen Gatter (N 1, N 2) derart getroffen ist, daß bei der Beaufschlagung des einzelnen Gatters nur solche Ausgänge der beiden Flip-Flop-Zellen (F 1, F 2) miteinander kombiniert sind, die jeweils identische logische Signale führen, daß außerdem die Ausgänge der beiden logischen Gatter (N 1, N 2) an die Gateelektroden je eines Feldeffekttransistors (33, 34) gelegt sind, daß ferner die Source-Drainstrecken der beiden Feldeffekttransistoren (33, 34) an Gleichspannung gelegt und durch die Serienschaltung der Source-Drainstrecken zweier weiterer als Transistoren geschalteter Feldeffekttransistoren (35, 36) überbrückt sind, deren Gateelektroden gemeinsam an die beiden noch nicht erfaßten dritten Eingänge der beiden logischen Gatter (N 1, N 2) gelegt und gemeinsam mit diesen an den Ausgang einer die Differenz der beiden an den Ausgängen der beiden logischen Gatter erscheinenden Impulsfolgen (TS, TM) bildenden Schaltung gelegt sind, und daß schließlich der Ausgang (37) des Impulsgenerators gleichzeitig von je einem Schaltungspunkt zwischen den Source-Drainstrecken der beiden Transistorpaare (33, 34 beziehungsweise 35, 36) beaufschlagt ist.
16. Vorrichtung nach Anspruch 15, dadurch gekennzeichnet, daß zur Erzeugung der Differenz der beiden an den Ausgängen der beiden logischen Gatter (N 1, N 2) erscheinenden Impulsfolgen (TS, TM) der Ausgang (P) einer Folge von logischen Gattern (OG 1, OG 2, NA) verwendet ist, die ihrerseits gemäß Anspruch 8 durch die beiden Flip-Flop-Zeilen gesteuert sind.
17. Durch einen Impulsgenerator gemäß Anspruch 15 oder 16 beaufschlagtes Digitalgerät, dadurch gekennzeichnet, daß der Eingang (38) des Digitalgerätes auf die Gateelektroden zweier Feldeffekttransistoren (39, 41) geschaltet sind, von denen der eine mit einem als Widerstand geschalteten Feldeffekttransistor (40) einen Inverter, der andere mit einem ebenfalls mit einem als Widerstand geschalteten Feldeffekttransistor (42) einen Sourcefolger bildet, daß ferner der Inverter und der Sourcefolger parallel zueinander an eine Gleichspannungsquelle geschaltet sind und daß schließlich an einem Schaltungspunkt zwischen den beiden Feldeffekttransistoren (39, 40) des Inverters das Signal TS und an einem Schaltungspunkt zwischen den beiden Feldeffekttransistoren (41, 42) des Sourcefolgers das Signal TM abnehmbar und an Jeweils entsprechende Schaltzellen des Digitalgerätes weitergeleitet ist.
18. Vorrichtung nach einem der Ansprüche 4 bis 17, dadurch gekennzeichnet, daß die - insbesondere gleich bemessenen Verzögerungsglieder zwischen den beiden Flip-Flop-Zellen (F 1, F 2) durch die Source-Drainstrecke Je eines Feldeffekttransistors (9, 10) - insbesondere vom Anreicherungstyp - gegeben sind, dessen Gateelektrode an ein festes Potential gelegt ist und die zusammen mit Je einer Kapazität (C 1, C 2) je ein RC-Glied bilden
19. Vorrichtung nach einem der Anspruche 12 bis 18, dadurch gekennzeichnet, daß in den einzelnen Verzögerungsgliedern je ein der beschleunigten Kondensatorentladung dienender Feldeffekttransistor (K 1, K 2) (Ladungskiller) vorgesehen ist.