DE2837882A1

DE2837882A1 - Taktformer fuer integrierte halbleiter-digitalschaltungen

Info

Publication number: DE2837882A1
Application number: DE19782837882
Authority: DE
Inventors: Helmut Roesler
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1978-08-30
Filing date: 1978-08-30
Publication date: 1980-03-13
Also published as: US4291240A; JPS5534598A; FR2435159A1; GB2030404A; FR2435159B1; DE2837882C2; GB2030404B

Description

SIEMENS AKTIENGESELLSCHAFT Unser Zeichen Berlin und München VPA 78 P 115 9 BRO

Taktformer für integrierte Halbleiter-Digitalschaltungen

Die Erfindung betrifft einen Taktformer für integrierte Halbleiter-Digitalschaltungen mit zwei Signalausgängen, an welchen mit derselben Periode unterschiedliche Digitalimpulse erscheinen.

Ein solcher Taktgeber ist in der DE-OS 2 345 837 beschrieben. Mit seiner Hilfe werden zwei Folgen von periodischen Digitalimpulsen erzeugt, deren Impulse gegeneinander um je den gleichen Zeitwert phasenverschoben sind. Ein weiterer Taktgeber ist durch die DT-OS 2 015 129 bekannt. Die wesentlichen Bestandteile solcher Taktgeber oder Taktformer sind Flip-Flop-Zellen und durch diese beaufschlagte logische Gatter. Dabei ist zu bemerken, daß die an den beiden Ausgängen der Taktgeber erscheinenden Digitalimpulse ein rechteckförmiges Zeitprofil, also lediglich zwei verschiedene Spannungszustände aufweisen. Der eine wird der logischen Null, der andere der logischen Eins zugeordnet, wobei der Wirkungspegel, also die steuernde Wirkung des einzelnen

Stg 1 Dx / 28.08.1978

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Impulses, lediglich nur einem dieser "beiden Zustände zugeordnet ist. Der andere Zustand entspricht gewöhnlich dem informationslosen Zustand.

In der DE-Patentanmeldung P 27 13 319.3 (VPA 77 P 1027) ist nun ein elektronischer Taktgeber für elektrische Digitalanlagen beschrieben, der mit einem periodisch elektrische Impulse erzeugenden Impulsgenerator und einem durch diese Impulse beaufschlagten Impulswandler mit zwei getrennten Ausgängen versehen und so beschaffen ist, daß an Jedem dieser zwei Ausgänge eine Folge pe- . riodischer Digitalimpulse erscheint und daß zwischen den Digitalimpulsen der einen Folge und den Digitalimpulsen der anderen Folge eine definierte zeitliche Relation derart gegeben ist, daß die einzelnen Wirkungspegel der einen Impulsfolge von den einzelnen Wirkungspegeln der anderen Impulsfolge zeitlich durch je zwei Pausen getrennt sind. Infolge der Anwesenheit der Pausen zwischen den Wirkungspegeln der beiden Impulsfolgen werden störende Überlappungen der Wirkungspegel in der vom Taktgeber gesteuerten Digitalanlage, wie sie sonst auf Grund von Laufzeitunterschieden leicht eintreten, vermieden.

Nun besteht die Möglichkeit, einen Taktgeber einerseits als Generator auszugestalten, was dann der Fall ist, wenn in ihm ein die Steuerung mittels Steuerimpulse vornehmender Impulsgenerator enthalten ist. Andererseits kann man aber auch den Taktgeber als Taktumformer ausbilden, der die ihm zugeführten Steuertakte in die gewünschten Folgen von Taktimpulsen umwandelt. Nun ist es häufig so, daß für die Steuerimpulse lediglich eine niederfrequente Impulsquelle zur Verfügung steht, die zum Beispiel mit Netzfrequenz arbeitet. Die mit Hilfe der bekannten Impulsformer an deren Ausgang dann erhaltenen Takte werden dann zu lang, um mit Erfolg den Betriebs-

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VPA 73 ρ 1 1 5 9 ablauf bestimmter Digitalschaltungen zu steuern, vor allem dann, wenn diese mit quasistationären Schieberegisterzellen ausgerüstet sind.

Es ist deshalb Aufgabe der Erfindung, die in der DE-Patentanmeldung P 27 13 319.3 (VPA 77 P 1027) beschriebene Impulserzeugungsanlage derart abzuwandeln, daß sie einerseits durch niederfrequente Impulsquellen gelieferte Impulse, zum Beispiel durch aus dem Wechselstromnetz gewonnene Impulse steuerbar ist, daß sie andererseits an ihren Ausgängen Taktimpulse liefert, welche im zeitlichen Verlauf den von einer Anlage gemäß der Anmeldung P 27 13 319.3 gelieferten Impulsen TM und TS entsprechen, und daß schließlich die von ihr gelieferten Impulse trotz der niederfrequenten Steuerung der Anlage kurz genug sind, um zum Beispiel quasistationäre Schieberegister zu steuern.

Um diese Aufgabe zu lösen, wird erfindungsgemäß ein Taktformer für integrierte Halbleiter-Digitalschaltungen mit zwei Signalausgängen, an welchen mit derselben Periode unterschiedliche Digitalimpulse erscheinen, derart ausgebildet, daß ein durch periodische Steuerimpulse beaufschlagter Steuereingang über einen Eingangswiderstand an eine Eingangsstufe mit einem nicht invertierenden und einem invertierenden Signalausgang und die beiden Signalausgänge der Eingangsstufe an je einen Signaleingang einer ersten Flip-Flop-Zelle gelegt sind, daß andererseits die beiden Signalausgänge der ersten Flip-Flop-Zelle über je ein Verzögerungsglied an je einen der beiden Signaleingänge einer zweiten Flip-Flop-Zelle angeschaltet sind, daß außerdem eine dritte Flip-Flop-Zelle mit ihrem einen Signaleingang über einen Inverter von den am Steuereingang anhängigen Steuerimpulsen und mit ihrem anderen Signaleingang durch denjenigen Signalaus-

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* - ti - VPA78 P 1 1 5 3 BRD

gang der zweiten Flip-Flop-Zelle beaufschlagt ist, der bei Abwesenheit einer Verzögerung zwischen den Signaleingängen der ersten Flip-Flop-Zelle und den Signalausgängen der zweiten Flip-Flop-Zelle synchron mit dem invertiert beaufschlagten Signaleingang der ersten Flip-Flop-Zelle denselben logischen Zustand wie dieser Signaleingang aufweisen würde, daß ferner der Signalausgang der dritten Flip-Flop-Zelle zur Steuerung des Aufladungszustandes in der Eingangsstufe vorgesehen ist und daß schließlich die beiden Signalausgänge des Taktformers durch je ein gleiches logisches Gatter mit jeweils zwei Signaleingängen gegeben sind, die beide sowohl durch die erste als auch durch die zweite Flip-Flop-Zelle über je einen Ausgang dieser Flip-Flop-Zellen und je einen ihrer beiden Eingänge unmittelbar gesteuert sind.

Der Impulsformer kann auch mit niederfrequenten, zum Beispiel mit Netzfrequenz (50 Hz) erscheinenden Impulsen gesteuert und sowohl bipolarer als auch - vorteilhafter - in MOS-Technik realisiert werden.

Die weitere Ausgestaltung und die Wirkungsweise des gemäß der Erfindung vorgeschlagenen Taktformers wird nun an Hand der Fig. 1 bis 3 näher beschrieben, wobei in Fig. 1 ein Blockschaltbild, in Fig. 2 ein detailliertes aufgeschlossenes Schaltbild und in Fig. 3 das maßgebende Impulsdiagramm gezeigt ist. Zunächst wird die in Fig. 1 dargestellte Anordnung beschrieben. *

Die über den Steuereingang SE und Masse zugeführten Steuersignale gelangen hochohmig über einen Widerstand R an die Eingangsstufe ES, deren beide Ausgänge an die beiden Signaleingänge einer ersten Flip-Flop-Zelle FF 1 gelegt sind.

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Die Eingangsstufe ES ist so ausgebildet, daß sie einen normalen und einen invertierenden Ausgang besitzt. Demzufolge gelangen die über den Widerstand R geführten Steuersignale über einen Verzweigungspunkt in dem in Fig. 1 dargestellten Fall an den einen Eingang und über einen Inverter IN an den zweiten Eingang der ersten Flip-Flop-Zelle, die zum Beispiel wie die übrigen Flip-Flop-Zellen als RS-Flip-Flops ausgebildet sind.

Der Eingangsteil ES weist außerdem noch einen elektronischen dreipoligen Schalter S auf, der durch den Signalausgang der dritten Flip-Flop-Zelle FF 3 gesteuert und der den Verzweigungspunkt und damit den Eingang des Inverters IN und den unmittelbar durch die Steuerimpulse beaufschlagten Eingang der ersten Flip-Flop-Zelle FF 1 an das Bezugspotential, das heißt an Masse legt, um die in jeder Taktphase sich sammelnde Aufladung zum Verschwinden zu bringen. Der elektronische Schalter S, der bevorzugt durch einen Transistor gegeben ist, dient also als Ladungskiller.

Der Signalausgang 1 der ersten Flip-Flop-Zelle FF 1 ist einerseits über ein Verzögerungsglied V 2 an den einen Eingang der zweiten Flip-Flop-Zelle FF 2 und außerdem unmittelbar an den einen Eingang eines NOR-Gatters G 2 gelegt. Der Signalausgang 2 der ersten Flip-Flop-Zelle FF 1 ist seinerseits über ein Verzögerungsglied V 1 an den anderen Eingang der zweiten Flip-Flop-Zelle FF 2 und außerdem unmittelbar an den einen Eingang eines zweiten NOR-Gatters G 1 gelegt. Der zweite Eingang des NOR-Gatters G 1 ist mit dem Signalausgang 3,der zweite Eingang des NOR-Gatters G 2 mit dem Signalausgang 4 verbunden. Die Signalausgänge der beiden NOR-Gatter G 1 und G 2 führen die durch den Taktformer gebildeten Taktfolgen TS und TM. ■

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-/- VPA 78 ρ j j 53 BRO

Die Anschaltung der beiden je zwei logische Eingänge aufweisenden NOR-Gatter G 1 und G 2 an die beiden Flip-Flop-Zellen FF 1 und FF 2 ist so getroffen, daß jedes der beiden NOR-Gatter von den beiden Flip-Flop-Zellen beaufschlagt ist, und daß außerdem bei Abwesenheit der beiden Verzögerungsglieder V 1, V 2 an den beiden Eingängen jedes der beiden NOR-Gatter G 1 und G 2 synchron derselbe logische Pegel anhängig wäre. Demzufolge wären an dem einen Gatter zu einem gegebenen Zeitpunkt an beiden Eingängen eine logische Eins und gleichzeitig an den Eingängen des anderen Gatters eine logische Null anhängig, während in der folgenden Schaltphase sich die die beiden Gatter G 1 und G 2 beaufschlagenden Pegel vertauschen.

Der Steuereingang SE ist außer an den Eingang der Eingangsstufe ES auch noch an einen nicht zur Eingangsstufe ES gehörenden Inverter I an den einen Eingang des dritten Flip-Flops FF 3 gelegt, dessen zweiter Eingang mit dem Ausgang 3 der zweiten Flip-Flop-Zelle FF 2 verbunden ist. Der Signalausgang 3 der zweiten Flip-Flop-Zelle würde bei Abwesenheit der beiden Verzögerungsglieder V 1 und V 2 synchron mit dem invertiert beaufschlagten Eingang E^ der ersten Flip-Flop-Zelle FF 1 denselben logisehen Zustand wie dieser aufweisen.

Das zugehörige Impulsdiagramm ist in Fig. 3 dargestellt. Die am Steuereingang SE liegenden Steuerimpulse sind beispielsweise trapezförmige Impulse, wie sie zum Beispiel mit Hilfe der in Fig. 2 dargestellten Eingangsschaltung aus dem allgemein zur Verfügung stehenden Wechselstrom-Versorgungsnetz abgeleitet werden können. Durch das Zusammenwirken der Eingangsschaltung ES und der ersten Flip-Flop-Zelle FF 1 entstehen an deren Ausgangen 1 und 2 die mit "1" und "2" bezeichneten Impuls-

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ΛΑ -/- VPA78 P 115 9 BRD

folgen, die im Gegensatz zu den Steuerimpulsen SE rechteckförmig verlaufen und außerdem zueinander Invertiert sind. Durch die Wirkung der Verzögerungsglieder V 1, V 2 erscheinen die an den Ausgängen der beiden Flip-Flop-Zellen FF 2 erscheinenden Impulsfolgen 3 und 4 mit einer deutlichen Verzögerung. Diese Verzögerung ist jedoch nur so groß bemessen, daß die Anfänge der jeweiligen Wirkpegel der beiden - ebenfalls zueinander invertierten - Impulsfolgen an den Ausgängen 3 und 4 der zweiten Flip-Flop-Zelle FF 2 jeweils noch erscheinen, solange dieselben Pegel am zugehörigen Ausgang 1 beziehungsweise 2 der ersten Flip-Flop-Zelle FF 1 noch anhängig sind.

Die beiden Verzögerungsglieder V 1 und V 2 werden zweckmäßig als RC-Glieder, das heißt mit einem an das der Gesamtschaltung im Einsatz gelegte Bezugspotential V gelegten Querkondensator C und einem Eingangslängswiderstand r, ausgebildet, wobei - wenigstens in den meisten Fällen - eine für die beiden Verzögerungsglieder V 1 und V 2 gleiche Dimensionierung angestrebt ist, so daß die beiden Glieder V 1 und V 2 dieselbe Verzögerungszeit ergeben.

Die schließlich an den Ausgängen TM und TS sich ergebenden Takte sind aus den beiden letzten Diagrammen der Fig. 3 ersichtlich. Der am Ausgang des NOR-Gatters G 2 erscheinende Impuls TM entspricht den am Ausgang 3 der zweiten Flip-Flop-Zelle FF 2 erscheinenden Impulsen, wobei Synchronität gegeben ist. Hingegen beginnen die Wirkpegel der am Ausgang des Gatters G 1 erscheinenden Impulsfolge TS synchron mit den Wirkpegeln der am Ausgang der ersten Flip-Flop-Zelle FF 1 abgegebenen Impulsfolgen 1 beziehungsweise 2; sie enden aber synchron mit den Wirkpegeln der an den Ausgängen 3 und 4 der zweiten Flip-Flop-Zelle FF 2 abgegebenen Impulsfolgen.

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-βέ- VPA78 Pi 15 9 BRD

Für ein einwandfreies Zustandekommen der an den Ausgängen der beiden NOR-Gatter G 1 und G 2 zur Verfügung gestellten Impulse TM und TS ist noch die Wirkung der dritten Flip-Flop-Zelle FF 3 wichtig, deren Signalausgang zur Steuerung eines dreipoligen elektronischen Schalters S vorgesehen ist. Dieser Schalter hat die Aufgabe, die Eingangsstufe ES während jeder Phase des Steuertaktes SE einmal zu entladen, um ein exaktes Einsetzen der Impulsflanken der aus dem Diagramm der Fig. 3 ersichtlichen Impulse zu erreichen.

Die Aufgabe der Eingangsstufe ES liegt darin, aus den jeweils am Steuereingang SE anhängigen Steuerimpulsen je ein Paar von Digitalimpulsen zu formen, wobei zunächst der nicht invertierte und dann erst der invertierte und am Eingang E. von FF 1 liegende Impuls erscheint. Dabei ist es jedoch im Interesse eines einwandfreien Arbeitens notwendig, daß jeweils vor dem Erscheinen des nächsten Steuerimpulses die Eingangsstufe ES frei von der angestauten Ladung gemacht wird.

Hierzu ist der durch den Schalter S gegebene und durch den einen Ausgang der dritten Flip-Flop-Zelle FF 3 gesteuerte Ladungskiller vorgesehen. Das dritte Flip-Flop FF 3 wird einerseits vom Steuereingang S und andererseits durch den Ausgang 3 der zweiten Flip-Flop-Zelle FF 2 geschaltet. Dabei tritt pro angelegtem Steuerimpuls zeitlich zuerst an dem nicht angeschlossenen Ausgang von FF 3 ein Impuls auf und erst dann an dem zum Ladungskiller in der Eingangsstufe ES führenden Ausgang von FF 3 der die Entladung bewirkende Impuls.

Die in Fig. 2 dargestellte Realisierung eines Impulsformers gemäß der Erfindung verwendet in der Eingangsstufe ES und in den Verzögerungsgliedern V 1, V 2 MOS-Feldeffekttransistoren, die teils vom Anreicherungstyp,

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teils vom Verarmungstyp sind. Dasselbe gilt für die Realisierung der Flip-Flop-Zellen FF 1, FF 2 und FF 3. Diese sind jedoch nicht vollständig im Detail, sondern jeweils nur durch zwei kreuzgekoppelte NOR-Gatter dargestellt. Sie könnten aber auch durch kreuzgekoppelte NAND-Gatter realisiert sein. Dasselbe gilt übrigens auch für die beiden Ausgangsgatter G 1 und G 2. Soll die Realisierung der NOR-Gatter in MOS-Technik erfolgen, so entspricht ihr Aufbau zwei parallel geschalteten FeIdeffekttransistoren, deren Gates je einen Signaleingang des NOR-Gatters bilden. Die beiden Feldeffekttransistoren liegen mit ihren Sourcegebieten am Bezugspotential Ug„ und sind mit ihren Draingebieten an einen gemeinsamen zum Potential Ü_GG führenden Widerstand gelegt, wobei der Signalausgang des NOR-Gatters zwischen dem Widerstand und den beiden Drains der beiden Feldeffekttransistoren liegt. Bei der Realisierung als NAND-Gatter sind die beiden durch die logischen Signale zu beaufschlagenden Feldeffekttransistoren in Reihe zu dem zum Potential Uq₀ führenden Widerstand geschaltet, wobei die Source des ersten Transistors am Bezugspotential und der Drain des zweiten Widerstandes am Signalausgang und an dem zum Potential U_GG führenden Widerstand liegt.

Zu bemerken ist außerdem, daß die Widerstände, wie auch die übrigen Widerstände in dem Schaltungsplan des Impulsformers soweit sie zur integrierten Schaltung gehören, als MOS-Feldeffekttransistören mit an der Source-Drain-Strecke angekoppeltem Gate, insbesondere vom Verarmungstyp, gegeben sind.

Die in Fig. 2 dargestellte Schaltung umfaßt neben dem eigentlichen Umformer noch einen Schaltungsteil, der die Aufgabe hat, die an den Steuereingang SE gelegten Steuerimpulse aus dem öffentlichen Stromnetz N zu formen.

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P I 1 5 9 BRD

Zu diesem Zweck ist der durch einen Übertrager Ü gebildete Eingang der zur Erzeugung der Steuerimpulse dienenden Anlage über einen durch eine Diode gegebenen Gleichrichter G und eine zur Unterdrückung von störenden Oberwellen dienende Drossel Dr über ein RC-Glied mit einem Glättungskondensator C und einem Widerstand R an den Steuereingang SE des Taktformers gelegt. Anderseits liegt der durch das Netz beaufschlagte Übertrager Ü an Masse, an die auch das den eigentlichen Taktformer beaufschlagende Bezugspotential U₃₃ gelegt ist. An Masse liegt ferner in der die Steuerimpulse formenden Anlage die eine Elektrode des Glättungskondensators C, sowie eine Zenerdiode ZD, die zum Glättungskondensator C parallel geschaltet ist und die die "Spitzen" der den Gleichrichter G passierenden Halbwelle der auf der Sekundärseite des Übertragers Ü induzierten Halbwelle abschneidet.

Die somit am Steuereingang SE erscheinenden Impulse erhalten auf diese Weise die aus Fig. 3 ersichtliche trapezförmige Gestalt, wobei bei entsprechender Bemessung der Zenerdiode ZD und des Widerstandes R und des Kondensators C anstelle der trapezförmigen Impulse auch solche von Dreiecksgestalt erscheinen können.

Die der Umformung der aus dem Netz N bezogenen Halbwellen zu den trapezförmigen Steuerimpulsen dienende Anlage besteht zweckmäßig aus Einzelelementen, die beispielsweise in einem eigenen Gehäuse zusammengefaßt sein können, das dann mit dem die eigentliche integrierte Schaltung aufnehmenden Gehäuse derart kombiniert wird, daß der Signalausgang dieser Anlage mit dem Steuereingang SE und der das Massepotential führende Ausgang mit dem das Bezugspotential U₃₃ führenden Eingang der integrierten Schaltung verbunden wird.

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AS - X - VPA 78 P 1 1 5 9 BRD

Der die Steuerimpulse führende Steuereingang SE liegt über den durch einen MOS-Transistor t 3 vom Verarmungs-"fcyp gegebenen Eingangswiderstand R am Gate des durch den Anreicherungstyp-Transistor T 5 gegebenen Einganges des Inverters IN, dessen Source am Bezugspotential U₃₃ und dessen den Signalausgang des Inverters IN bildender Drain einerseits an den Eingang E. der ersten Flip-Flop-Zelle FF 1, andererseits über den als Widerstand geschalteten Verarmungstyp-Transistor t 2 an das Betriebspotential Uq_G geschaltet ist, mit dem auch das Gate des den Widerstand R bildenden Transistors t 3 verbunden ist.

Der Inverter IN und eine Sourcefolgerstufe bilden neben dem Ladungskiller T 7 die Hauptbestandteile der Eingangsstufe ES. Die Sourcefolgerstufe besteht ebenfalls aus der Reihenschaltung eines Anreicherungstyp-Transistors T 6 und eines Verarmungstyp-Transistors t 1, der als Widerstand geschaltet ist. Dabei liegt jedoch - im Gegensatz zum Inverter IN - der als Widerstand geschaltete Transistor t 1 am Bezugspotential Ugo und der Anreicherungstyp-Transistor T 6, dessen Gate über den Widerstand t 3 (R) an den Steuereingang SE gelegt ist, mit seinem Drain am Versorgungspotential Uqq- Der Signalausgang des Sourcefolgers ist wiederum durch einen Schaltungspunkt zwischen den beiden ihn aufbauenden Transistoren T 6 und t 1 gegeben.

Daneben enthält die Eingangsstufe ES noch den als Killer geschalteten Feldeffekttransistor T 7 vom Anreicherungstyp, dessen Drain zwischen den Eingängen des Inverters IN und des Sourcefolgers und dem Eingangswiderstand R, also dem Transistor t 3, liegt. Außerdem ist noch ein diesem parallel geschalteter weiterer MOS-Feldeffekt-

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VPA 73 P 1 1 5 9 BRD transistor T 8 vom Anreicherungstyp vorgesehen, dessen Gate durch Rücksetzsignale RZ bei Bedarf beaufschlagt wird, die aber im Rahmen der vorliegenden Erfindung keine Bedeutung haben.

Die erste Flip-Flop-Zelle FF 1 wird durch die beiden kreuzgekoppelten NOR-Gatter G 3 und G 4 gebildet, wobei der freie Eingang des NOR-Gatters G 4 am Ausgang des Sourcefolgers und der freie Eingang E. des Gatters G 3 am Ausgang des Inverters IN liegt. Der Verlauf der am Ausgang 1 des NOR-Gatters G 4 und der am Ausgang 2 des NOR-Gatters G 3 erscheinenden Impulse ist aus Fig. 3 ersichtlich.

Der Ausgang 2 des NOR-Gatters G 3 liegt unmittelbar an dem einen der beiden logischen Eingänge des den Ausgang TS bildenden NOR-Gatters G 1 und ist außerdem über eine Verzögerungsstufe V 1 an den einen Eingang des einen Bestandteil der zweiten Flip-Flop-Zelle FF 2 bildenden NOR-Gatters G 5 geschaltet. Analog hierzu ist der Ausgang 3 des NOR-Gatters G 4 sowohl mit dem einen Eingang des den Ausgang TM bildenden NOR-Gatters G 2 und außerdem über das Verzögerungsglied V 2 mit dem einen Eingang des zum zweiten Flip-Flop FF 2 gehörenden NOR-Gatters G 6 verbunden. Die zweite Flip-Flop-Zelle FF 2 ist durch die beiden kreuzgekoppelten NOR-Gatter G 5 und G 6 gegeben, deren Signalausgänge 3 und 4 die aus Fig. 3 ersichtlichen Impulse führen.

Der Signalausgang 4 des NOR-Gatters G 5 liegt am zweiten logischen Eingang des den Ausgang TM bildenden NOR-Gatters G 2, der Signalausgang 3 des NOR-Gatters G 6 am zweiten logischen Eingang des NOR-Gatters G 1, das den Ausgang TS bildet. Außerdem liegt der Signalausgang 3 von G 6 an dem einen Eingang des dritten Flip-Flops FF 3.

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Die beiden Verzögerungsglieder V 1 und V 2 sind einander gleich und durch MOS-Transistoren sowie durch MOS-Kapazitäten gegeben. Schaltungsmäßig ist der Ausgang 2 des NOR-Gatters G 3 einerseits an das Gate eines Anreicherungstyp-MOS-Transistors T 4, andererseits an den Drain eines den Widerstand r der Verzögerungsstufe V 1 bildenden (Anreicherungstyp)-MOS-Transistors T 1 gelegt. Andererseits liegt der Ausgang 1 des NOR-Gatters G 4 einerseits am Gate eines Anreicherungstyp-MOS-Transistors T 3, andererseits am Drain eines Anreicherungstyp-MOS-Transistors T 2, der den Widerstand r des Verzögerungsgliedes V 2 bildet. Die Sourceelektroden der beiden durch die Ausgänge von G 3 und G 4 gategesteuerten Transistoren T 3 und T 4 sind an das Bezugspotential Ug„ geschaltet, während ihre Drains durch die von den Ausgängen des NOR-Gatters G 3 beziehungsweise G 1 der ersten Flip-Flop-Zelle FF 1 gelieferten Signale beaufschlagt sind. Außerdem sind die beiden Transistoren T 3 und T 4 durch je einen Kondensator C überbrückt. Die Gates der beiden die Widerstände r der beiden Verzögerungsglieder V 1 und V 2 darstellenden MOS-Feldeffekttransistören T und T 2 sind gemeinsam an ein festes Betriebspotential, insbesondere an das Potential U^, geschaltet.

Die beiden Transistoren T 3 und T 4 dienen der Entladung der Kondensatoren C, die durch die Ausgänge der ersten Flip-Flop-Zelle FF 1 gesteuert wird.

Die dritte Flip-Flop-Zelle FF 3 ist durch die beiden NOR-Gatter G 7 und G 8 gebildet, die ebenfalls kreuzgekoppelt sind, so daß jeweils nur ein Signaleingang zur Verfügung steht. Beim Gatter G 7 ist dieser mit dem Ausgang des zur Flip-Flop-Zelle FF 2 gehörenden Gatters G 6, beim Gatter G 8 mit dem Ausgang des Inverters I verbunden, dessen Eingang durch den Steuereingang SE

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- -ti - VPA 78 P 1 i 5 9 BRO des Taktformers beaufschlagt ist. Der Ausgang des Gatters G 8 liegt am Gate des als Ladungskiller vorgesehenen Transistors T 7, während der Ausgang des NOR-Gatter s G 7 nur im Zusammenhang mit der Kreuzkopplung nicht jedoch als externer Ausgang von FF 2 - verwendet ist.

Damit ist auch die in Fig. 2 dargestellte Ausführung der erfindungsgemäßen Vorrichtung zur Erzeugung von Takten beschrieben. Dabei ist zu bemerken, daß der durch den Steuereingang SE beaufschlagte, also rechts von diesem gezeichnete Teil der Anordnung sich ohne Schwierigkeiten mit der eigentlichen integrierten Schaltung in einem Siliciumchip zusammenfassen läßt. Dabei wird man die Dotierung von. Source und Drain der sowohl den Taktformer als auch den eigentlichen IC-darstellenden Feldeffekttransistoren zur Vereinfachung der Herstellung einheitlich wählen. Die logischen Gatter G 1 bis G 8 können zum Beispiel auch durch NAND-Gatter gegeben sein.

Die beschriebenen Anordnungen liefern Impulsfolgen TM und TS, die in ihrem Verhalten den von einer Anordnung nach der Anmeldung P 27 13 319.3 gelieferten Impulsfolgen entsprechen. Sie läßt sich mit niederfrequenten Impulsen steuern, während bei der Anordnung nach P 27 13 319.3 ein eigener Taktgenerator vorgesehen ist.

Bei der vorliegenden Anordnung werden an den Steuereingang SE hochohmig zum Beispiel aus der Netzspannung abgeleitete Impulse gelegt, die dann zuerst das eine Flip-Flop FF 1 und erst nach Ablauf der durch V 1 und V 2 vorgegebenen Verzögerungszeit auch das Flip-Flop FF 2 zum Kippen bringen. Durch das Kippen des zweiten Flip-

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Plops FF 2 wird das erste Flip-Flop und die Eingangsstufe ES wieder in den Ausgangszustand zurückgeführt, was nicht zuletzt auch der Killerwirkung durch den
Schalter S beziehungsweise durch den Transistor T 7 zu verdanken ist.

6 Patentansprüche
3 Figuren

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Claims

-/<- VPA 78 P Π 5 9 BRD

Patentansprüche ·

■ 1y Taktformer für integrierte Halbleiter-Digitalschaltungen mit zwei Signalausgängen, an welchen mit derselben Periode unterschiedliche Digitalimpulse erscheinen, dadurch gekennzeichnet, daß ein durch periodische Steuerimpulse "beaufschlagter Steuereingang (SE) über einen Eingangswiderstand (R) an eine Eingangsstufe (ES) mit einem nicht invertierenden und einem invertierenden Signalausgang und die beiden Signalausgänge der Eingangsstufe (ES) an je einen Signaleingang einer ersten Flip-Flop-Zelle (FF 1) gelegt sind, daß andererseits die beiden Signalausgänge (1, 2) der ersten Flip-Flop-Zelle (FF 1) über je ein Verzögerungsglied (V) an je einen der beiden Signaleingänge einer zweiten Flip-Flop-Zelle (FF 2) angeschaltet sind, daß außerdem eine dritte Flip-Flop-Zelle (FF 3) mit ihrem einen Signaleingang über einen Inverter (I) von den am Steuereingang (ES) anhängigen Steuerimpulsen und mit ihrem anderen Signaleingang durch denjenigen Signalausgang der zweiten Flip-Flop-Zelle (FF 2) beaufschlagt ist, der bei Abwesenheit einer Verzögerung zwischen den Signaleingängen der ersten Flip-Flop-Zelle (FF 1) und den Signalausgängen der zweiten Flip-Flop-Zelle (FF 2) synchron mit dem invertiert beaufschlagten Signaleingang (E_i) der ersten Flip-Flop-Zelle (FF 1) denselben logischen Zustand wie dieser Signaleingang aufweisen würde, daß ferner der Signalausgang der dritten Flip-Flop-Zelle (FF 3) zur Steuerung des Aufladungszustandes in der Eingangsstufe (ES) vorgesehen ist und daß schließlich die beiden Signalausgänge (TS, TM) des Taktformers durch je ein gleiches logisches Gatter

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ORIGINAL INSPECTED

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(G 1, G 2) mit jeweils zwei Signaleingängen gegeben sind, die beide sowohl durch die erste als auch durch die zweite Flip-Flop-Zelle (FF 1, FF 2) über je einen Ausgang dieser Flip-Flop-Zellen und je einem ihrer beiden Eingänge unmittelbar gesteuert sind.
2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet , daß die Ausgangsgatter (G 1, G 2) jeweils als NOR-Gatter ausgebildet sind, daß dabei jeder der beiden Ausgänge (1, 2) der ersten Flip-Flop-Zelle (FF 1) unmittelbar an je einen Eingang einer auf Bezugspotential (U₃₃) gelegten Verzögerungsstufe (V 1, V 2) und außerdem an eines der beiden den Ausgang bildenden Ausgangsgatter (G 1, G 2) gelegt ist und daß die Ausgänge (4, 3) der zweiten Flip-Flop-Zelle derart an die beiden Ausgangsgatter geschaltet sind, daß die logischen Zustände an den Eingängen beider Ausgangsgatter (G 1, G 2) bei Abwesenheit der Verzögerungsglieder (V 1, V 2) synchron übereinstimmen würden.
3. Vorrichtung nach Anspruch 1 oder 2, dadurch

gekennzeichnet , daß die Steuerung des Ladezustandes der Eingangs stufe, über einen dreipoligen elektronischen Schalter (S) erfolgt, dessen Steuerelektrode durch den Ausgang der dritten Flip-Flop-Zelle (FF 3) beaufschlagt ist und dessen beide andere Anschlüsse an den zu den beiden Eingängen der ersten Flip-Flop-Zelle (FF 1) führenden Signalweg beziehungsweise an das Bezugspotential (V ) geschaltet sind.
4. Vorrichtung nach den Ansprüchen 1 bis 3t dadurch gekennzeichnet, daß der Steuereingang (SE) über die Source-Drain-Strecke eines MOS-Feldeffekttransistors (T 3) mit konstantem Gatepotential (U_QG) an den Eingang eines aus Feldeffekttransi-

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stören (T 5, t 2) aufgebauten und zwischen dem Bezugspotential (Ug₃) und dem Betriebspotential (Uqq) liegenden Inverter (IN) und außerdem an den Eingang eines ebenfalls aus Feldeffekttransistoren (T 6, t 1) aufgebauten Sourcefolgers gelegt sind, der ebenfalls durch die beiden genannten Potentiale (Uqq. Ugg) versorgt ist, und daß schließlich der Ausgang des Inverters (IN) an den einen Eingang (E.) und der Ausgang des Soureefolgers an den zweiten Eingang der ersten Flip-Flop-Zelle (FF 1) gelegt ist.
5. Vorrichtung nach den Ansprüchen 1 bis 4, d a durch gekennzeichnet, daß der eine Ausgang (2) der ersten Flip-Flop-Zelle (FF 1) über die Source-Drain-Strecke eines Feldeffekttransistors (T. 1) mit dem einen Signaleingang der zweiten Flip-Flop-Zelle (FF 2) und der andere Signalausgang der ersten Flip-Flop-Zelle (FF 1) über die Source-Drain-Strecke eines weiteren Feldeffekttransistors (T 2) an den zweiten Eingang der zweiten Flip-Flop-Zelle (FF Z) gelegt ist, daß dabei die Gateelektroden dieser beiden Feldeffekttransistoren an das Betriebspotential (Uqq) gelegt sind, daß ferner die beiden Signaleingänge der zweiten Flip-Flop-Zelle (FF 2) durch die Serienschaltung zweier weiterer Feldeffekttransistoren überbrückt ist, daß ein zwischen diesen beiden Feldeffekttransistoren (T 3, T 4) liegender Schaltungspunkt an das Bezugspoteritial (Ug₅) gelegt ist, daß außerdem die beiden Signaleingänge der zweiten Flip-Flop-Zelle (FF 2) durch die Serienschaltung zweier Kondensatoren (C) überbrückt ist und daß ein Spannungsteilerpunkt zwischen diesen beiden Kondensatoren (C) an das Bezugspotential (Ug«) gelegt ist und daß schließlich die Gateelektroden der beiden Überbrückungstransistören (T 3» T 4) derart von je einem Signalausgang (2, 1) der ersten Flip-Flop-Zelle (FF 1) beaufschlagt sind, daß die

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- 4 - VPA 78 P Π 5 9 BRD

mit ihrem Drain und einem der beiden Transistoren (T 1, T 2) an je einem Ausgang der ersten Flip-Flop-Zelle (FF 1) liegenden Feldeffekttransistoren (T 3, T 4) über ihr Gate durch den jeweils anderen Ausgang des ersten Flip-Flops (FF 1) gesteuert sind.
6. Vorrichtung nach den Ansprüchen 1 "bis 5, dadurch gekennzeichnet, daß der durch die dritte Flip-Flop-Zelle (FF"3) beaufschlagte Schalter (S) in der Eingangsstufe (ES) durch einen Feldeffekttransistor (T 7) gegeben ist, dessen Source am Bezugspotential, dessen Drain an den Eingängen des Inverters (IN) und der Sourcefolgerstufe liegt und dessen Gate durch den einen Ausgang der dritten Flip-Flop-Zelle (FF 3) über einen Inverter (I) gesteuert ist.

030011/0200