DE2528812A1 - Antiprellschaltkreis - Google Patents

Description

Die Erfindung betrifft einen iintiprellschaltkreis, um beispielsweise Prellsignale zu verhindern, die zwischen Ilelaiskontakten, Schaltern od. dgl. auftreten·; insbesondere betrifft die Erfindung Antiprellschaltkreise, die verhindern, daß Prellsignale, die beim Ein- und Ausschalten von unipolaren Schaltkontakten auftreten, auf einen angeschlossenen Schaltkreis einwirken.

Bei einem unipolaren Schalter tritt der Prellvorgang beim Ein- und Ausschalten auf, wobei die Prellwirkung auf die angeschlossenen Schaltkreise gewöhnlich für 50 bis 100 ms nach dem

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Schließen des Kontaktes erhalten bleibt, und zwar in Abhängigkeit von der Art des verwendeten mechanischen Kontaktes und des gesteuerten Zustandes. Zur Unterdrückung des Prellens ist es bekannt, Verzögerungsschaltkreise zu verwenden, um die Schaltwirkung für 50 bis 100 ms nach dem Schalt spiel zu verzögern. Dieser Antiprellschaltkreis besteht im wesentlichen aus einem Integrator, einem Iüultivibrator u. dgl., wobei Kondensatoren verwendet werden, so daß der Schaltkreis kaum geeignet ist, in integrierten Schaltkreisen verwendet zu werden. In letzter Zeit wird eine zunehmende Anzahl elektronischer Zeitschaltkreise mit integrierten Halbleiterschaltkreisen hergestellt. Bei derartigen Vorrichtungen wird zur Zeitkorrektur gewöhnlich ein Unipolarschalter, insbesondere ein einpoliger Ausschalter, verwendet, in dem das Prellen verhindert werden muß. Bisher sind jedoch keine Antiprellschaltkreise bekannt, die geeignet sind, in integrierten Schaltkreisen ohne Kondensatoren verwendet zu werden.

Eine Aufgabe der vorliegenden Erfindung ist es daher, einen Antiprellschaltkreis zu schaffen, der, ohne Verwendung von Kondensatoren, in einem integrierten Schaltkreis verwendet v/erden kann.

Eine andere Aufgabe der vorliegenden Erfindung ist es, einen Antiprellschaltkreis zu schaffen, der zur Verwendung in elek~ tronischen Zeitschaltkreisen für Zeitkorrekturzwecke geeignet ist.

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Zur Lösung dieser .aufgaben weist der erfindungsgemäße Antiprellsehaltkreis einen Verzögerungsschaltkreis mit einem Zählschaltkreis auf, der aus bistabilen Kippstufen aufgebaut ist. Der Zählschaltkreis beginnt nach Eintreffen eines Eingangssignals mit einem Prellsignal von einem Schaltkontakt ein Taktsignal einer gegebenen Frequenz zu zählen. Wenn die Zählung eine vorgegebene Zahl erreicht, erzeugt ein nachfolgender Schaltkreis zum ersten IUaI an seinem Ausgang ein Torsignal. Ein lorschaltkreis einer nachfolgenden Stufe leitet bei Empfang des Vorsignals das Schaltsignal weiter. Daher geht das Schaltsignal zu dem Schaltkreis der nachfolgenden Stufe, nachdem der Zählschaltkreis eine vorgegebene Zahl abgezählt hat. Mit anderen Worten wird das eingegebene Schaltsignal für eine vorgegebene Zeit nach dem Schließen des Kontaktes verzögert, und das Prellen kann verhindert v/erden, indem die Verzögerung so bestimmt wird, daß sie gleich dem Zeitabschnitt ist, während dessen die Prellerscheinung wirksam bleibt.

Die Erfindung wird im folgenden mit Bezug auf die anliegende Zeichnung anhand von Ausführungsbeispielen näher erläutert. Es zeigen:

Fig. 1 ein Blockdiagramm eines erfindungsgemäßen Antiprellschaltkreises,

Fig. 2 ein Zeitdiagramm der in dem Schaltkreis gemäß Fig. 1 auftretenden Impulsformen,

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Pig. 3 und 4 Blockdiagramme anderer erfindungsgemäßer Ausführungsformen und

Fig. 5 ein Blockdiagramm eines elektronischen Zeitschaltkreises unter Verwendung des erfindungsgemäßen Schaltkreises.

In Fig. 1 ist ein unipolarer Schalter 1 mit Prelleigenschaften dargestellt. Ein !taktsignal CL einer geeigneten Frequenz wird einem Zählschaltkreis 2 zugeführt, der aus einer Kaskade dreier bistabiler Kippstufen oder Flip-Flops FF. bis FF, aufgebaut ist. Diese Flip-Flops werden durch die Torderflanke eines Eingangs impulse 8 betätigt. Ein Eingangssignal des Zählschaltkreises 2 wird einem Eingang eines ein Torsignal erzeu genden Schaltkreises 3 zugeführt, der ein Flip-Flop FF. und ein Setz-Rückstell-Flip-Flop 4 (im folgenden kurz RS-Flip-Flop genannt) auf v/eist. Das Flip-Flop FF. wird durch die Eüekflanke eines Eingangssignals betätigt. Das !Taktsignal OL wird dem Flip-Flop FF₁ der ersten Stufe zugeführt, und der Ausgang Q. des Flip-Flops FF. ist mit dem Setzeingang des RS-Flip-Flops verbunden. Dieses ES-Flip-Flop weist beispielsweise HOE-Sehaltkreise 40 und 41 mit zwei Eingängen auf. Ein Eingang des HOE-Schaltkreises 40 ist mit dem Ausgang des NOR-Schaltkreises 41 und ein Eingang des HOR-Schaltkreises 41 ist mit dem Ausgang des HOR-Schaltkreiees 40 verbunden. Der andere Eingang des HOR-Schaltkreises 40 dient als Setzeingang S des RS-Flip-Flops 4 und der andere Eingang des HOR-Schaltkreises 41 als Rückstelleingang E. Der Ausgang des Schalters 1 ist durch einen

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Inverter 5 zu den Rückstelleingängen R der Flip-Flops FF₁ bis FF- und dem RS-Flip-Flop 4 sowie durch einen Inverter 6 zu einem Eingang eines UMD-i'orschaltkreises 7 mit zwei Eingängen geführt. Der andere Eingang dieses UHD-Torschaltkreises ist mit dem Rückstellausgang des RS-Flip-Flops 4 verbunden, d.h. mit dem Ausgang 8 des HOR-Sehaltkreises 41.

i.enn der Schalter 1 in dem ausgeschalteten Zustand ist, wird eine Spannung hohen Hiveaus, die aus einem niedrigen Hiveau einer Spannungsquelle 9 durch den Inverter 5 invertiert wird, den Rückstelleingängen R des Zählschaltkreises 2 und des 2orsignalgenerators J zugeführt. Daher führt der Zählschaltkreis 2 keine Zählung durch, der 'iorschaltkreis 3 ist in dem rückgestellten Zustand und ein Ausgang niedrigen Hiveaus wird dem UHD-Torschaltkreis 7 zugeführt, der dadurch geschlossen wird. Es sei nunmehr angenommen, daß der 2aktimpuls CL für den Zählschaltkreis 2 ein tastverhältnis von 50 ^e/> bei 64 Hz aufweist, wie in Fig. 2 durch CL dargestellt ist, und daß der Schalter 1 bei t.j eingeschaltet wird, wie dies durch die Impulsform 1 in Fig. 2 dargestellt ist. Dann steht der Ausgang des Schalters 1 bei einem hohen Hiveau und der Ausgang des Inverters 5 auf einem niedrigen Hiveau, so daß der Zählschaltkreis 2 beginnt, die l'aktimpulse CL zu zählen. Die Eingangssignalfrequenz wird aufeinanderfolgend halbiert, wenn sie die Flip-Flops FF₁ bis FF ~ durchläuft, so daß sicxi daraus die Impulsformen Q₁, ^₂ Q^ gemäß Fig. 2 ergeben. Da das Flip-Flop FF. durch die Rückflanke eines Eingangssignals betätigt wird, steigt der Ausgang

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. zum Zeitpuntk tp an, bei dem der Ausgang Q~ des Flip-Flops ₅ abfällt. Das HS-Flip-Flop 4 wird zum ersten LIaI durch den Ausgang Q. gesetzt. Von diesem Zeitpunkt t₂ an v/eist der Ausgang 8 des RS-Flip-Flops 4 zum ersten IJaI ein hohes Niveau auf, so daß der UND-Torschaltkreis 7 geöffnet wird. DUier v/ird vom Zeitpunkt tp ein Signal mit hohem liiveau von dem Schalter 1 durch den Inverter 6 dem Schaltkreis der nachfolgenden Stufe mittels des UlID-'l'orschaltkreises 7 zugeführt, so daß die nachfolgende Stufe zu arbeiten beginnt. Mit anderen -.".orten wird die nachfolgende Stufe während einer Periode (to - t.) betätigt, nachdem der Schalter 1 angeschaltet ist. Diese Verzögerung (tp - ι.,) variiert, entsprechend dem Einschalten des Schalters 1, relativ zu dem Eingang CL des Zählschciltkreises 2. Die Verzögerung (tp - t.) ist am kürzesten, wenn der Schalter 1 unmittelbar vor dem Anstieg des Eingangssignala CL angeschaltet wird, wie dies durch die Impulsform 1 in Fig. 2 dargestellt ist, und ist am längsten, wenn der Schalter 1 unmittelbar nach dem Anstieg des Eingangs signals CL angeschaltet wird, wie dies durch eine Impulsform 1' gekennzeichnet ist. In der Praxis beträgt die Verzögerung zwischen vierfacher und fünffacher Periode des Eingangssignals CL (d.h. 15,625 ms χ 4 = 62,5 ms bzw. 15»625 is χ 5 = 78>125 ms), wobei der Fehler maximal 15,625 ms beträgt. Der ÜIID-Torschaltkreis 7 wird zwischen 62,5 bis 78,125 ms geöffnet, nachdem der Schalter 1 betätigt ist, und diese Verzögerung ist die Periode, während der die Prellerscheinung die nachfolgenden Schaltkreise beeinflussen kann. Wenn dann der Schalter 1 abgeschaltet wird, wird das HS-Flip-

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Flop 4 rückgestellt und der UIID-Torschaltkreis 7 wird geschlossen, so daß die nachfolgende Stufe des Schaltkreises unabhängig von i^rellerscheinungen betätigt werden kann.

In Fig. 3 ist eine andere Ausführungsfο mi der vorliegenden Erfindung dargestellt. In Fig. 3 wird ein UIiD-Torschaltkreis 20 mit vier Eingängen anstelle des Flip-Flops FF. des Schaltkreises in Fig. 1 verwendet. Das Taktsignal CL und die Ausgänge Q₁, ^₂ der Flip-Flops FF₁, FF₂ werden entsprechend dem ersten, zweiten und dritten Eingang des UED-Torschaltkreises 3G zugeführt. Einem vierten Eingang des Torschaltkreises 30 wird ein Ausgang £, des Flip-Flops FF, zugeführt, der entgegengesetzte Polarität des anderen Ausgangs Q₇ des Flip-Flops

hat. Der Ausgang 31 des UlJD-i'orschaltkreises 30 ist mit dem Setzeingang S des BS-Flip-Flops 4 verbunden.

der Schalter 1 zum Zeitpunkt t.., wie in Fig. 2 dargestellt, angeschaltet wird, beginnt bei dieser Anordnung der Zählschaltkreis 2 die Taktimpulse CL wie oben beschrieben zu zählen. Daher haben die Ausgangssignale Q₁, ^₀ und ^, der Flip-Flops FF₁, FF₂ und FF™ die Wellenformen Q₁, Q₂ bzw. (L gemäß Fig. 2. Daher sind alle diese Signale Q₁, Q₂ und EL zum gleichen Zeitpunkt t₂ auf einem hohen Kiveau, und daher wird der Ausgang 31 des UHD-Torschaltkreises 30 auf ein hohes ITiveau angehoben. Der Taktimpuls CL fällt auf niedriges lliveau zum Zeitpunkt t~ ab und daher kehrt der Ausgang 31 des UED-Torschaltkreises 30 zu einem niedrigen Niveau zurück. Daher

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wird ein Impuls 51 durch den UUD-Torschaltkreis 30 gemäß Fig. 2 erzeugt. Durch den Impuls 31 wird das ES-Flip-Flop 4 gesetzt und dessen Ausgang 8 steigt zum ersten LaI auf hohes Hiveau zum Zeitpunkt t₂ an, so daß der UHD-Torschaltkreis 7 geöffnet wird. Daher wird vom Zeitpunkt t_o ein Signal mit hohem Niveau von dem Schalter 1 durch den UND-Torschaltkreis 7 dem Schaltkreis der nachfolgenden Stufe zugeführt.

Bei einer anderen Ausführungsform der Erfindung gemäß Fig. werden ein HOE-Torsehaltkreis 40 mit zwei Eingängen und ein Verriegelungsschaltkreis 41 anstelle des Flip-Flops FF. des Schaltkreises gemäß Fig. 1 verwendet. Der Verriegelungsschaltkreis 41 besteht aus zwei Schaltelementen 42, 43 und zwei Invertern 44, 45. Ein Eingang des Schalt elements 42 ist mit dem Ausgang φ, des Flip-Flops FF, und ein Ausgang des Schaltelements 42 ist mit einem Eingang des Inverters 44 und mit einem Ausgang des Schaltelements 43 verbunden. Der Ausgang des Inverters 44 ist mit dem Eingang des Inverters 45 verbunden. Der Auegang des Inverters 44 ist mit einem Eingang des Schaltelements 43 und mit einem Eingang des NOE-Torschaltkreises 40 verbunden. Dem anderen Eingang des UOR-Torschaltkreises 40 wird der Ausgang Q, des Flip-Flops FF, zugeführt. Ein Ausgang 31 * des NOE-Torschaltkreises 40 wird dem Setzeingang S des ES-Flip-Flops 4 zugeführt.

Die Schaltelemente 42, 43 werden abwechselnd an- und abgeschaltet. Zu diesem Zweck wird das Schaltelement 42 durch nied-

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rige bzw. hohe Pegel der Taktimpulse CL an- und abgeschaltet. Andererseits wird das Schaltelement 43 durch hohe bzw. niedrige Pegel der Taktimpulse an- und abgeschaltet. Daher können beispielsweise die Schaltelemente 42, 43 als P-Kanal- bzw. ΪΓ-Kanal-Feldeffekttransistoren mit isoliertem Gate ausgeführt sein. ^'enn. der Sehalter 1 zum Zeitpunkt t. angeschaltet wird, beginnt der Zählschaltkreis 2 die Taktimpulse CL zu zählen. Daher sind die Ausgänge Q, und ZL bei niedrigen bzw. hohen Pegeln zum Zeitpunkt tp, wie dies in Fig. 2 dargestellt ist. Da der Taktimpuls CL während einer Periodendauer von t₂ bis X-einen hohen Pegel aufweist, ist das Schaltelement 42 in abgeschaltetem und das Schaltelement 43 im eingeschalteten Zustand. Daher bleibt während des Zeitraums von t₂ bis t, der Ausgang des Inverters 45 auf niedrigem Pegel, der der Pegel des Ausgangs ZL des Flip-Flops FF, vor dem Zeitpunkt t₂ ißt, und zwar durch einen geschlossenen Kreis, der aus den Invertern 44, 45 und dem Schaltelement 43 besteht. Während des Zeitraums von t, bis t. ist der Taktimpuls CL auf hohem Niveau, und daher sind die Schaltelemente 42, 43 im eingeschalteten bzw. im ausgeschalteten Zustand. Daher steigt der Ausgang 46 des Inverters 45 auf einen hohen Pegel an. Die Signale Q, und 46 werden Eingängen des HOR-Torschaltkreises 40 zugeführt, und daher wird ein Impuls 31' gemäß Fig. 2 durch den KOR-Torschaltkreis 40 während des Zeitraums zwischen tp und t~ erzeugt. Durch diesen Impuls 31' wird das BS-Flip-Flop 4 zum ersten Mal gesetzt.

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Daher wird der UIID-Torschaltkreis 47 zum Zeitpunkt t₂ geöffnet, und ein Signal mit hohem Niveau von dem Schalter 1 wird dem nachfolgenden Schaltkreis zugeführt.

Dieser AntiprellBchaltkreis ist geeignet, um Zeitkorrekturen bei elektronischen Zeitschaltkreisen durchzuführen, da er eine Verzögerung von 62,5 "bis 78,125 ms ermöglicht, die deutlich kurzer ist als eine maximale Verzögerung von 100 ms, die für einen Zeitschaltkreis mit aufrechterhaltener Genauigkeit zulässig ist. Wie "beschrieben ist der erfindungsgemäße Antiprellschaltkreis in seiner Konstruktion einfach und verwendet keine Kondensatoren und kann daher leicht in integrierte Schaltkreise mit Halbleitern bei minimalem Platzbedarf aufgenommen werden.

In Pig. 5 ist ein Blockdiagramm eines Antiprellschaltkreises der Erfindung gemäß Fig. 1 dargestellt, der bei einem elektronischen Zeitschaltkreis zur Zeitkorrektur verwendet wird. Ein Ausgang eines stabilen Oszillators 10, beispielsweise eines Quarzoszillators, wird durch einen Frequenzteiler 11 in seiner frequenz geteilt, um ein Signal mit einer Periodendauer von einer Sekunde zu erhalten, d.h. ein Signal von 1 Hz. Dieses Signal wird durch einen zweiten Zählschaltkreis 12s gezählt, dessen Zählkapazität 60 beträgt. Der Ausgang des Zählers 12s wird über einen ODER-SJorschaltkreis 15 einem Minutenzähler 12m zugeführt, dessen Zählkapazität 60 beträgt. Der Übertragausgang de» Zählers 12m wird über einen ODER-Iorschaltkreis 14

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einem Stundenzähler 12h zugeführt, dessen Zählkapazität 12 oder 24 beträgt. Die gezählten Werte der einzelnen Zähler 12s, 12m und 12h werden durch Decoder 15s, 15m und 15h decodiert und auf digitalen Anzeigen 16s, 16m "bzw. 16h in Sekunden-, Minuten- und Stundeneinheiten dargestellt.

Unipolare Schalter 1 und 1» werden verwendet, um die dargestellten Zeitwerte zu korrigieren, und ein erfindungsgemäßer Antiprellschaltkreis mit einem Zählschaltkreis 2 und einem Torsignalgenerator 3 wird verwendet, um das von den Schaltern 1 und 1' herrührende Prellen zu verhindern. Bin Taktsignal einer Frequenz, beispielsweise 64· Hz, das von dem Frequenzteiler 11 abgeleitet wird, wird dem GL-Eingang des Zählschaltkreises 2 zugeführt. Der Ausgang 8 des Torsignalgenerators 3 ist mit den Eingängen der TJITD-Torschaltkreise 7 und 7' mit zwei Eingängen verbunden.

Die Zeitkorrekturschalter 1 und 1' sind normalerweise offen, so daß eine Spannungsquelle 9 eine Spannung niedrigen Hiveaus den anderen Eingängen der UUD-Torschaltkreise 7 und 7' sowie den zwei Eingängen eines IIQR-Torsehaltkreises 17 mit zwei Eingängen zuführt. Der Ausgang des HQR-Iorschaltkreises 17 mit normalerweise hohem Hiveau wird dem Rückstelleingang E des Zählschaltkreises 2 und dem Torsignalgenerator 3 zugeführt, wodurch der Antiprellschaltkreis zurückgesetzt wird.

Der Ausgang des UHD-Torschaltkreises 7 wird den Eingängen der UHD-Torschaltkreise 18 und 19 mit drei Eingängen zugeführt.

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Ein schnelles Fortschaltsignal für die Zeitkorrektur wird von dem Frequenzteiler 11 abgeleitet und den UHD-iorschaltkreisen

18 und 19 zugefünri;. Der Ausgang des UND-Torschaltkreises 7'

wird einem ϊϋρ-ΪΊορ 20 zugeführt, und der Ausgang des Flip-Flops 20 ist mit einem Eingang des UliD-Torscnaititreises ie «na und durch einen Inverter 20 mit einem Eingang des TJITD-IorschaltkreiBes 19 verbunden. Der Ausgang des UHD-Torsehaltkreises 18 ist mit dem anderen Eingang des ODER-Torschaltkreises und der Ausgang des UND-Torschaltkreises 19 niit dem anderen Eingang des 0DEE-3Jorschaltkreises 14 verbunden.

V/ie beschrieben sind die UND-Iorschaltkreise 7 und 7' normalerweise geschlossen, so daß die UND-Torschaltkreise 18 und 19 geschlossen werden. Dadurch führt der Zählschaltkreis 12 eine normale Zeitzählung durch. Wenn der Schalter 1 geschlossen wird, um die Minutenzeitanzeige 16m zu korrigieren, ist ein Eingang des NOR-Torschaltkreises 17 durch die Spannungsquelle 9 auf hohem Niveau, wodurch der Ausgang des HOR-Iorschaltkreises 17 auf niedrigem Niveau ist. Dadurch werden der Zählschaltkreis 2 und der iorsignalgenerator 3 gesetzt, und der Antiprellschaltkreis zählt das Signal CL mit 64 Hz, und die UHD-Iorschaltkreise 7 und 7' werden maximal 78,125 ms nach dem Einschalten des Schalters 1 geöffnet. Der Ausgang des UND-Torschaltkreises 7 nimmt ein hohes Niveau an, wenn keine Prellerscheinungen wegen des Schalters 1 auftreten, um den UND-Torschaltkreis 18 zu Öffnen. Während dieser Betriebsphase bleibt der andere Eingang des UND-TorBChaltkreises 7¹ auf niedrigem

Niveau, da der Schalter 1¹ im abgeschalteten Zustand ist, und daher bleibt der Ausgang des UND-!Dorsehaltkreises 7' ungeändert. Wenn der Ausgang des Flip-Flops 20 auf hohem Niveau ist, ist der Ausgang des Inverters 21 auf niedrigem ITi ve au, und der UND-Torsehaltkreis 19 bleibt geschlossen oder im stationären Zustand. Da die Ausgänge des Flip-Flops 20 und des UND-Torschaltkreises 7 beide auf hohem Niveau sind, wird das schnelle Fortschaltsignal, das von dem Frequenzteiler 11 abgeleitet worden ist, dem Minutenzähler 12m durch den UND-iDorschaltkreis 18 und den ODER-!Dorschaltkreis 13 zugeführt. Daher schaltet die Minutenanzeige auf den richtigen Wert fort.

Die Zeitanzeige 16h kann in folgender Weise korrigiert werden. Der Schalter 1 * wird momentan geschlossen. Dadurch geht der Ausgang des Flip-Flops 20 von dem hohen Niveau zu dem niedrigen Hiveau maximal 78,125 ms nach dem Schließen des Kontaktes über, d.h. nachdem Prellerscheinungen wegen des Schalters 1' aufgetreten sind. Dadurch werden der UND-Torschaltkreis 18 geschlossen und der UND-Torschaltkreis 19 geöffnet. In diesem Zustand, wenn der Schalter 1 geschlossen ist, geht der Ausgang des UND-Torschaltkreises 6 auf ein hohes Niveau über, nachdem das Prellen des Schalters 1 verhindert worden ist, und dieses Signal mit hohem Niveau wird dem UND-Iorschaltkreis 19 zugeführt, der im abgeschalteten Zustand ist. Dementsprechend wird das schnelle Fortschaltsignal dem Stundenzähler 12h über den UND-Torsehaltkreis 19 und den ODBR-Torschaltkreis 14 zugeführt, wodurch der Stundenzähler 12h das Signal mit einer Geschwindig-

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keit zählt, die höher ist als normalerweise, so daß die Zeit korrigiert wird, die auf der Stundenanzeige 16h dargestellt wird.

Daher kann durch Verwendung des erfindungsgemäßen Antiprellschaltkreises bei einem elektronischen Zeitschaltkreis eine Abweichung der Zeitkorrektur auf Grund des Prellens eliminiert werden, und die Zeit kann mit hoher Genauigkeit korrigiert werden. Erfindungegemäß kann die Antiprellschaltung leicht in einem integrierten Schaltkreis axt Halbleitern in einem elektronischen Zeitschaltkreis verwendet v/erden, da, wie beschrieben, der Taktimpuls für den Verzögerungsschaltkreis, der zur Steuerung des AntipreIlschaltkreises erforderlich ist, aus dem Frequenzteilerschaltkreis erhalten werden kann.

In den oben beschriebenen Ausführungsformen v/ird ein Impulssignal von 64 Hz als Taktsignal CL für den Zählschaltkreis 2 mit drei Flip-Flop-Stufen verwendet. Auch können im Rahmen der Erfindung andere Schaltkreise in Verbindung mit dem erfindungsgemäßen Antiprellschaltkreis verwendet werden. Bei Verwendung eines Takteignais Cl mit 32 Hz in einem elektronischen Zeitschaltkreis kann ein Zählschaltkreis eines Antiprellschaltkreises aus einer Stufe eines Flip-Flops aufgebaut sein. Dann ist gemäß Fig. 2 die minimale Verzögerung (t₂ - t₁) 46,875 me und die maximale Verzögerung 93»75 ms, wobei der Umschaltfehler Ct₁ - t-¹) mit 46,875 ms berücksichtigt werden muß. Hit anderen Worten beträgt die maximale Verzögerung bei einem 32 Hz-takt-

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signal 93»75 ms, die immer noch innerhalb einer maximalen Verzögerung von 100 ms ist, die zur Zeitkorrektur eines elektronischen Zeitschaltkreises erlaubt ist.

Bei einem Taktsignal von 128 Hz beträgt die minimale Verzögerung (tp - t₁) 62,5 ms und die maximale Verzögerung 70,3125 ms bei Verwendung von sieben Flip-Flop-Stufen.

Es ist evident, daß bei einem Antiprellschaltkreis zur Zeitkorrektur in einem elektronischen Zeitschaltkreis die Genauigkeit der Zeitkorrektur um so höher ist, je höher die Frequenz des 2aktsignals ist. Dies erfordert jedoch eine große Anzahl von Zählstufen in dem Zählschaltkreis.

Die Frequenz des Saktsignals kann so bestimmt werden, daß sie die Prellperiode überdeckt, die sich mit der Art des verwendeten Schalters ändert.

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Claims (1)

1. Patentansprüche

   I 1. jAxitigrellBChaltkrels, insbesondere für Einrichtungen, die ein Sehaltsignal mit einem Prellsignal erzeugen, gekennzeichnet durch einen Taktimpulsgenerator, einen Zählschaltkreis (2) zum Zählen der Taktimpulse für zumindest einen Zeitabschnitt, während dessen das Prellsignal in dem Sehaltsignal enthalten ist, einen Torsignalgenerator (3) zum Erzeugen eines Torsignals zum ersten Mal nach dem Zeitabschnitt, einen ersten Torschaltkreis (7), der das Sehaltsignal während des Anliegens des Torsignals freigibt, und einen Steuerschaltkreis (5) zum Erzeugen eines Steuersignals, durch das der Zählschaltkreis (2) auf die Erzeugung des Schaltsignals mit den Taktsignalen anzählbar ist.

   2. Antiprellschaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß der Zählschaltkreis (2) zumin dest eine bistabile Kippstufe (FF₁, FF₂, FF,) mit einem ersten Ausgang und einem dazu entgegengesetzt gepolten zweiten Ausgang aufweist.

   J. Antiprellschaltkreis nach Anspruch 2, dadurch g e kennzei chnet , daß der Torsignalgenerator (3) eine bistabile Kippstufe (FF₄), die durch die Eückflanke des ersten

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   Ausgangs der Kippstufe (Pi¹,) des Zählschaltkreises (2) betätigbar ist, und eine RS-Kippstufe (4) mit Setz- und Rückstelleingängen (S bzw. H) aufweist, wobei der Setzeingang (S) mit dem Ausgang (Q,) der Kippstufe (FF.) verbunden, dem Rückstelleingang (R) das Steuersignal des Steuersclialtkreises (5) zuführbar und der Ausgang (8) der RS-Kippstufe (4) mit dem Eingang des ersten Torschaltkreises (?) verbunden ist.

   4. Antiprellschaltkreis nach Anspruch. 2 oder 3> dadurch gekennzeichnet , daß der Torsignalgenerator (3) einen zweiten UHD-Torschaltkreis (30) mit zumindest zwei Eingängen, wobei dem ersten Eingang die l'aktimpulse (CL) zuführbar sind und der zweite Eingang mit dem zweiten Ausgang der Kippstufe (]?]?.*) des Zählschaltkreises (2) verbunden ist, und eine RS-Kippstufe (4) mit Setz- und Rückstelleingängen (S bzw. R) aufweist, wobei der Setzeingang (S) mit dem Ausgang des zv/eiten Torschaltkreises (30) verbunden, dem Rückstelleingang (R) das Steuersignal zuführbar und der Ausgang (8) mit dem Eingang des ersten Roschaltkreises (7) verbunden ist.

   5. Antiprellschaltkreis nach einem der Ansprüche 2 bis 4, dadurch gekennzeichnet , daß der Torsignalgenerator (3) erste und zweite Schaltelemente (42, 43) mit jeweils Ein- und Ausgängen, einen ersten und einen zweiten Inverter (44, 45) mit Ein- und Ausgängen, einen HOR-Torschaltkreis (40) mit einem ersten und einem zweiten Eingang und eine RS-Kippstufe mit Setz- und Rückstelleingängen aufweist, wobei der Ein-

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   gang des ersten Schaltelemente (42) mit dem zweiten Ausgang ((L) der Kippstufe (EF₃) des Sahlsclialtkreises (2), der Ausgang des ersten Schaltelements (42) mit dem Ausgang des zweiten Schaltelements (43) und dem Eingang des ersten Inverters (44), der Ausgang des ersten Inverters (44) mit dem Eingang des zweiten Inverters (45) und der Ausgang des zweiten Inverters (45) mit dem Eingang des zweiten Schaltelements (43) verbunden ist, daß der erste Eingang des NOR-i'orschaltkreises (40) mit dem ersten Ausgang (Q~) der Kippstufe (PPv) des Zahlschaltkreises (2) und der zweite Eingang des lOR-Torschaltkreises (40) mit dem Ausgang dee zweiten Inverters (45) verbunden ist, und daß der Setzeingang (S) der RS-Kippstufe (4) mit dem Ausgang des EOR-Torschaltkreises (40) verbunden, dem Rückstelleingang (R) das Steuersignal zuführbar, der Ausgang (8) der RS-Kippstufe mit dem Eingang des ersten Torschaltkreises (7) verbunden und die ersten und zweiten Schaltelemente (42, 43) abwechselnd durch die Tafctimpulse (CL) ein- und ausschaltbar sind.

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