JP2555776B2 - Ｂｉｍｏｓレベル変換器 - Google Patents

Ｂｉｍｏｓレベル変換器

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JP2555776B2
JP2555776B2 JP2505481A JP50548190A JP2555776B2 JP 2555776 B2 JP2555776 B2 JP 2555776B2 JP 2505481 A JP2505481 A JP 2505481A JP 50548190 A JP50548190 A JP 50548190A JP 2555776 B2 JP2555776 B2 JP 2555776B2
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coupled
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mos
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デービス，ダーレル・イー
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/017509—Interface arrangements
    • H03K19/017518—Interface arrangements using a combination of bipolar and field effect transistors [BIFET]
    • H03K19/017527—Interface arrangements using a combination of bipolar and field effect transistors [BIFET] with at least one differential stage
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
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    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]

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Description

【発明の詳細な説明】 技術分野 本発明は、一般的にBIMOS論理回路に関し、さらに詳
しくは、集積回路（IC）に集積するのに適したBIMOS回
路に関する。
背景技術 現代のBIMOSの集積プロセスによって、ICメーカは、
バイポーラ素子とMOS素子を同一のICチップ上に集積す
ることが可能である。したがって、ICの設計者はこれら
の異なった技術による素子のインターフェイスを行う回
路を設けなければならないが、その理由は、これらの素
子が通常異なった電源または電圧ソースを使用して動作
するからである。ある種のMOS回路はシングル・エンド
（single ended）信号を使用して動作するが、一方エミ
ッタ結合論理（ECL）バイポーラ回路はしばしば相補信
号または差動信号を使用して動作するため、ICの設計者
は、適当なインターフェイス回路を設けるこのに苦慮し
ている。
１つの解決法は、全素子を相補信号を使用して動作す
ることである。しかしこれを実行すると、ICのMOS部分
が複雑になり、差動MOS回路を形成するのに必要な別の
ランナーを収容するためにチップのサイズが結果として
大きくなる。したがって、ICの設計を不必要に複雑にし
たりチップ・サイズを過度に大きくしないで、ECL互換
相補信号を得ることのできるBIMOSレベル変換器に対す
るニーズが存在する。
発明の開示 したがって、本発明の目的は、上で論じた不都合を解
消するBIMOSレベル変換器を提供することである。
要約すれば、本発明によれば、BIMOSレベル変換器
は、共通のバイアス・ネットワークを有する差動回路に
よって構成される。差動回路の１つの部分にあるMOSト
ランジスタは、MOSレベルの入力信号を受信し、ECLレベ
ルの出力信号を出力する。この差動回路の他の部分は、
MOSトランジスタによってバイアスされるバイポーラ・
トランジスタを有する。このバイポーラ・トランジスタ
は、IC内で集積するのに適した差動ECLインターフェイ
スにシングル・エンドMOSを設けるために相補ECLレベル
出力信号を出力するように動作する。
図面の簡単な説明 第１図は、本発明によるBIMOSレベル変換器の概略図
である。
発明を実施するための最良の形態 第１図は、本発明によるBIMOSレベル変換器10の概略
図を示す。動作上、バイアス電流はバイアス・トランジ
スタ14に入力され（12）、このバイアス・トランジスタ
14はBIMOSレベル変換器10用のバイアス電流を形成す
る。本発明のバイアス電流は100μａであることがが望
ましいが、BIMOSレベル変換器10の動作速度によって、1
0−400μａの範囲のバイアス電流を使用することができ
る。MOSトランジスタ16はバイアスされ（17）、入力32
でMOSレベル信号を受信する。本発明に関連して使用さ
れるように、MOSレベル信号は0.5ないし4.5ボルトの電
圧範囲内にあるように考慮される。
MOSトランジスタ16が論理ゼロ・レベルの信号（すな
わち約0.5ボルト）を受信している仮定すれば、MOSトラ
ンジスタ16は導通状態になり、２つのダイオード20と22
を介して電圧ソース（Vcc）から電流を取り出す。した
がって、バイポーラ・トランジスタ18のベース電圧は、
約２ダイオード分低下して（two diode−drops）電圧ソ
ースの電位以下となり、バイポーラ・トランジスタ18を
非電導にする。バイポーラ・トランジスタ18に電流が流
れていなければ、第１出力ポート34′の電位はほぼ電圧
ソースの電位（Vcc）迄上昇して論理１のダイオード負
荷ECL互換信号を形成し、この信号はMOSトランジスタ16
の受信する入力信号と相補関係（すなわち、反転してい
る）にある。すなわち、一度MOSトランジスタ16が論理
ゼロのMOSレベル入力信号を受信すると、約200mVの論理
１のECL互換出力信号が出力ポート34′に与えられる。
ダイオード20からの第２ダイオード負荷信号を設けるこ
とによって、ECL互換性差動信号は、BIMOSレベル変換器
10によって容易に与えられる。このようにして、相補
（差動）ECL互換出力信号が、MOSトランジスタ16によっ
て受信される（34）MOSレベル信号に応答して出力34と3
4′に与えられる。
MOSトランジスタ16が論理１レベルの信号（すなわち
約4.5ボルト）を受信すると仮定すれば、MOSトランジス
タ16は非導電状態になり、出力ポート34の電位をほぼVc
c迄上昇させる。MOSトランジスタ16はＰチャンネル素子
によって構成されることが望ましく、この素子は、寄生
容量を介してMOS素子のゲートとソースの間で速やかに
電荷を変位させるという望ましい性質を有する。この結
果、MOSトランジスタ16が導電状態から非導電状態に移
行する場合、動作速度性能が改善される。
出力ポート34の電位が上昇するにしたがって、バイポ
ーラ・トランジスタ18は導電状態になってダイオード24
と26を介して電流を取り出し、この電流は、ダイオード
28と30を通りバイアス・トランジスタ14を介してアース
される。したがって、出力ポート34′の出力電圧は、ほ
ぼVccから２ダイオード・ドロップだけVccより低くな
り、論理ゼロのECLレベル信号を表す。このようにし
て、相補（差動）ECL互換出力信号が出力34と34′で保
持される。
本発明によれば、バイポーラ・トランジスタ18はMOS
トランジスタ16とダイオード負荷（20と22）によってバ
イアスされる。したがって、ダイオード28と30は、MOS
トランジスタ16とバイポーラ・トランジスタ18との間で
適当なターン・オンしきい値（turn−on threshold）を
設定するために使用される。これによって、バイポーラ
ECL回路に差動出力を与えながら、BIMOS ICのMOS部分
をシングル・エンドの方法で動作させることが可能にな
る。もちろん、もし差動ECL互換信号が必要でなけれ
ば、出力ポート34は共通モード（inphase）レベルのシ
フト信号を出力するために使用してもよく、また出力ポ
ート34′は単独で使用して相補（反転）ECL互換出力信
号を出力してもよい。

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】バイアス電流を形成するバイアス手段； ソース、ゲートおよびドレインを有するMOSトランジス
    タであって、前記ソースが電圧ソースに接続された第１
    負荷に結合され、前記ドレインが前記バイアス手段に結
    合されたMOSトランジスタ；ならびに コレクタ、ベースおよびエミッタを有するバイポーラ・
    トランジスタであって、前記ベースが前記MOSトランジ
    スタの前記ソースに結合され、前記コレクタが前記電圧
    ソースに接続された第２負荷に結合され、前記エミッタ
    が前記バイアス手段に接続された第３負荷に結合された
    バイポーラ・トランジスタ； によって構成され、これによって、前記MOSトランジス
    タの前記ゲートが入力信号を受信し、前記バイポーラ・
    トランジスタの前記コレクタとベースが相補出力信号を
    出力することを特徴とするBIMOSレベル変換器。
  2. 【請求項２】バイアス電流を形成するバイアス手段； ソース、ゲートおよびドレインを有するＰチャンネルMO
    Sトランジスタであって、前記ソースが電圧ソースに接
    続された第１負荷に結合され、前記ドレインが前記バイ
    アス手段に結合され、前記ゲートがMOSレベル信号を受
    信するＰチャンネルMOSトランジスタ；ならびに コレクタ、ベースおよびエミッタを有するバイポーラ・
    トランジスタであって、前記ベースが前記Ｐチャンネル
    MOSトランジスタの前記ソースに結合され、前記コレク
    タが前記電圧ソースに接続された第２負荷に結合され、
    前記エミッタが前記バイアス手段に接続された第３負荷
    に結合されたバイポーラ・トランジスタ； によって構成され、前記ＰチャンネルMOSトランジスタ
    の前記ゲートが入力信号を受信することにより、前記バ
    イポーラ・トランジスタの前記コレクタとベースが相補
    出力信号を出力することを特徴とするBIMOSレベル変換
    器。
JP2505481A 1989-04-10 1990-03-19 Ｂｉｍｏｓレベル変換器 Expired - Lifetime JP2555776B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US335,341 1989-04-10
US07/335,341 US4914321A (en) 1989-04-10 1989-04-10 BIMOS level convertor

Publications (2)

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JPH03505393A JPH03505393A (ja) 1991-11-21
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Country Status (4)

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US (1) US4914321A (ja)
EP (1) EP0419629A4 (ja)
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