JPH0537336A - 出力回路 - Google Patents
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- JPH0537336A JPH0537336A JP3187569A JP18756991A JPH0537336A JP H0537336 A JPH0537336 A JP H0537336A JP 3187569 A JP3187569 A JP 3187569A JP 18756991 A JP18756991 A JP 18756991A JP H0537336 A JPH0537336 A JP H0537336A
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Abstract
(57)【要約】
【目的】 簡単な回路構成により、出力ノードに接続さ
れるトランジスタを同一導電形とした場合においても、
所望のレベルの出力電圧を得る。 【構成】 電源（Ｖcc）と接地間に電流通路が直列接続
されたＮチャネルＭＯＳトランジスタＮ３ソース、およ
びトランジスタＮ４のドレインは出力ノード（ＯＴ１）
に接続されている。ＮチャネルＭＯＳトランジスタＮ５
のソースはトランジスタＮ３の基板に接続され、ドレイ
ンは出力ノード（ＯＴ１）に接続されている。このトラ
ンジスタＮ５のゲートはトランジスタＮ３のドレインに
接続されている。入力ノードＩＮ１に供給される信号に
応じてトランジスタＮ３が導通すると、出力ノードＯＴ
１の電位が上昇するとともに、トランジスタＮ５を介し
てトランジスタＮ３の基板の電位が上昇し、トランジス
タＮ３のバックゲートバイアス効果が小さくなる。この
ため、出力ノードＯＴ１の電位は一層上昇する。
れるトランジスタを同一導電形とした場合においても、
所望のレベルの出力電圧を得る。 【構成】 電源（Ｖcc）と接地間に電流通路が直列接続
されたＮチャネルＭＯＳトランジスタＮ３ソース、およ
びトランジスタＮ４のドレインは出力ノード（ＯＴ１）
に接続されている。ＮチャネルＭＯＳトランジスタＮ５
のソースはトランジスタＮ３の基板に接続され、ドレイ
ンは出力ノード（ＯＴ１）に接続されている。このトラ
ンジスタＮ５のゲートはトランジスタＮ３のドレインに
接続されている。入力ノードＩＮ１に供給される信号に
応じてトランジスタＮ３が導通すると、出力ノードＯＴ
１の電位が上昇するとともに、トランジスタＮ５を介し
てトランジスタＮ３の基板の電位が上昇し、トランジス
タＮ３のバックゲートバイアス効果が小さくなる。この
ため、出力ノードＯＴ１の電位は一層上昇する。
Description
【０００１】
【産業上の利用分野】この発明は、例えばＭＯＳ ＦＥ
Ｔによって構成された出力回路に係わり、特に、出力ノ
ードに接続される拡散層の導電型がＮ型かＰ型のいずれ
か一方しか許されない場合に使用される出力回路に関す
る。
Ｔによって構成された出力回路に係わり、特に、出力ノ
ードに接続される拡散層の導電型がＮ型かＰ型のいずれ
か一方しか許されない場合に使用される出力回路に関す
る。
【０００２】
【従来の技術】図４５は、例えばクロックドインバータ
回路等に使用される従来の出力回路を示すものである。
トライステートバッファ１、２は例えばＣＭＯＳ回路に
よって構成され、これらトライステートバッファ１、２
には別々の電源Ｖcc1 、Ｖcc2が供給されている。これ
らトライステートバッファ１、２の出力ノードはそれぞ
れバスライン３に接続されている。トライステートバッ
ファ１、２をＣＭＯＳ回路によって構成した場合、出力
ノードに必ず、Ｐ形とＮ形の拡散層が接続されるため、
同図に示すように、出力ノードと電源Ｖcc1 との相互間
に寄生ダイオードＰＤが生ずる。したがって、前記電源
Ｖcc1 、Ｖcc2 の関係が、例えば Ｖcc1 ＜Ｖcc2 −１Ｖ となっている場合、寄生ダイオードＰＤを経由して電源
Ｖcc2 から電源Ｖcc1 に電流が流れてしまう。
回路等に使用される従来の出力回路を示すものである。
トライステートバッファ１、２は例えばＣＭＯＳ回路に
よって構成され、これらトライステートバッファ１、２
には別々の電源Ｖcc1 、Ｖcc2が供給されている。これ
らトライステートバッファ１、２の出力ノードはそれぞ
れバスライン３に接続されている。トライステートバッ
ファ１、２をＣＭＯＳ回路によって構成した場合、出力
ノードに必ず、Ｐ形とＮ形の拡散層が接続されるため、
同図に示すように、出力ノードと電源Ｖcc1 との相互間
に寄生ダイオードＰＤが生ずる。したがって、前記電源
Ｖcc1 、Ｖcc2 の関係が、例えば Ｖcc1 ＜Ｖcc2 −１Ｖ となっている場合、寄生ダイオードＰＤを経由して電源
Ｖcc2 から電源Ｖcc1 に電流が流れてしまう。
【０００３】
【発明が解決しようとする課題】そこで、図４６に示す
ように、出力ノードＯＴ１に接続されるトランジスタを
ＮチャネルＭＯＳトランジスタＮ１、Ｎ２のみによって
構成することが考えられる。しかし、この場合、トラン
ジスタＮ１のバックゲートとしての基板（例えば図示せ
ぬＰ well）が接地電位であるため、トランジスタＮ１
の閾値Ｖthはバックゲート効果により本来の値よりかな
り大きい。したがって、出力ノードＯＴ１にハイレベル
信号を出力する場合、例えば、電源電圧Ｖcc＝4.5 Ｖ
で、閾値Ｖth＝１Ｖとすると、出力信号は電源電圧Ｖcc
から閾値分降下するため、ほぼ2.5 Ｖ程度となる。閾値
Ｖthのばらつきを考えると、ＴＴＬの最低入力レベル2.
4 Ｖさえ満足することができない場合が生ずる。これを
解決するため、トランジスタＮ１のゲート電位を昇圧す
ることが考えられる。しかし、この場合、昇圧回路が必
要となり、回路構成が複雑となる。
ように、出力ノードＯＴ１に接続されるトランジスタを
ＮチャネルＭＯＳトランジスタＮ１、Ｎ２のみによって
構成することが考えられる。しかし、この場合、トラン
ジスタＮ１のバックゲートとしての基板（例えば図示せ
ぬＰ well）が接地電位であるため、トランジスタＮ１
の閾値Ｖthはバックゲート効果により本来の値よりかな
り大きい。したがって、出力ノードＯＴ１にハイレベル
信号を出力する場合、例えば、電源電圧Ｖcc＝4.5 Ｖ
で、閾値Ｖth＝１Ｖとすると、出力信号は電源電圧Ｖcc
から閾値分降下するため、ほぼ2.5 Ｖ程度となる。閾値
Ｖthのばらつきを考えると、ＴＴＬの最低入力レベル2.
4 Ｖさえ満足することができない場合が生ずる。これを
解決するため、トランジスタＮ１のゲート電位を昇圧す
ることが考えられる。しかし、この場合、昇圧回路が必
要となり、回路構成が複雑となる。
【０００４】また、トランジスタＮ１の基板を、トラン
ジスタＮ１のソースと接続することが考えられる。しか
し、基板はＰ形であるため、トランジスタＮ１のドレイ
ン（電源Ｖccと接続されているＮ形拡散層）との間に寄
生ダイオードが生じ、前述した問題が発生する。したが
って、トランジスタＮ１の基板を出力ノードに接続する
ことができないものであった。
ジスタＮ１のソースと接続することが考えられる。しか
し、基板はＰ形であるため、トランジスタＮ１のドレイ
ン（電源Ｖccと接続されているＮ形拡散層）との間に寄
生ダイオードが生じ、前述した問題が発生する。したが
って、トランジスタＮ１の基板を出力ノードに接続する
ことができないものであった。
【０００５】この発明は、上記課題を解決するためにな
されたものであり、その目的とするところは、簡単な回
路構成により、出力ノードに接続されるトランジスタを
同一導電形とした場合においても、所望のレベルの出力
電圧を得ることが可能な出力回路を提供しようとするも
のである。
されたものであり、その目的とするところは、簡単な回
路構成により、出力ノードに接続されるトランジスタを
同一導電形とした場合においても、所望のレベルの出力
電圧を得ることが可能な出力回路を提供しようとするも
のである。
【０００６】
【課題を解決するための手段】すなわち、この発明は、
上記課題を解決するため、第１の電源および第２の電源
の相互間に電流通路が直列接続され、入力信号に応じて
交互に導通される同一導電型の第１、第２のトランジス
タと、これらトランジスタの相互接続点に接続された出
力端子と、電流通路の一端が前記出力端子に接続され、
他端が前記第１のトランジスタのバックゲートに接続さ
れた第３のトランジスタとを設けている。また、前記第
３のトランジスタのゲートは、一定電位に接続されてい
る。さらに、前記第３のトランジスタのゲートには、入
力信号が供給される。また、前記第３のトランジスタの
バックゲートは、前記第１のトランジスタのバックゲー
トに接続されている。
上記課題を解決するため、第１の電源および第２の電源
の相互間に電流通路が直列接続され、入力信号に応じて
交互に導通される同一導電型の第１、第２のトランジス
タと、これらトランジスタの相互接続点に接続された出
力端子と、電流通路の一端が前記出力端子に接続され、
他端が前記第１のトランジスタのバックゲートに接続さ
れた第３のトランジスタとを設けている。また、前記第
３のトランジスタのゲートは、一定電位に接続されてい
る。さらに、前記第３のトランジスタのゲートには、入
力信号が供給される。また、前記第３のトランジスタの
バックゲートは、前記第１のトランジスタのバックゲー
トに接続されている。
【０００７】さらに、この発明は、第１の電源および第
２の電源の相互間に電流通路が直列接続され入力信号に
応じて交互に導通される同一導電型の第１、第２のトラ
ンジスタと、これらトランジスタの相互接続点に接続さ
れた出力端子と、電流通路の一端が前記出力端子に接続
され、他端が前記第１のトランジスタのバックゲートに
接続された第３のトランジスタと、電流通路が前記第１
のトランジスタのバックゲートと一定電位との間に接続
され、前記入力信号に応じて導通される第４のトランジ
スタとを設けている。また、前記第３のトランジスタの
ゲートは、一定電位に接続されている。さらに、前記第
３のトランジスタのゲートには、入力信号が供給され
る。また、前記第３のトランジスタのバックゲートは、
前記第１のトランジスタのバックゲートに接続されてい
る。さらに、前記第４のトランジスタのバックゲート
は、前記一定電位に接続されている。
２の電源の相互間に電流通路が直列接続され入力信号に
応じて交互に導通される同一導電型の第１、第２のトラ
ンジスタと、これらトランジスタの相互接続点に接続さ
れた出力端子と、電流通路の一端が前記出力端子に接続
され、他端が前記第１のトランジスタのバックゲートに
接続された第３のトランジスタと、電流通路が前記第１
のトランジスタのバックゲートと一定電位との間に接続
され、前記入力信号に応じて導通される第４のトランジ
スタとを設けている。また、前記第３のトランジスタの
ゲートは、一定電位に接続されている。さらに、前記第
３のトランジスタのゲートには、入力信号が供給され
る。また、前記第３のトランジスタのバックゲートは、
前記第１のトランジスタのバックゲートに接続されてい
る。さらに、前記第４のトランジスタのバックゲート
は、前記一定電位に接続されている。
【０００８】また、この発明は、電流通路の一端が第１
の電位に接続され、第１の入力信号に応じて導通される
第１導電型の第１のトランジスタと、電流通路の一端が
前記第１のトランジスタの電流通路の他端に接続され、
電流通路の他端が前記出力端子に接続され、ゲートが前
記第１の電位に接続された第２導電型の第２のトランジ
スタと、電流通路の一端が前記出力端子に接続され、他
端が第２の電位に接続され、第２の入力信号に応じて導
通される第２導電型の第３のトランジスタと、電流通路
の一端が前記第２のトランジスタのバックゲートに接続
され、他端が前記出力端子に接続され、第３の入力信号
に応じて導通される第２導電型の第４のトランジスタ
と、電流通路の一端が前記第２のトランジスタのバック
ゲートに接続され、他端が前記第２の電位に接続され、
第４の入力信号に応じて導通される第２導電型の第５の
トランジスタとを設けている。さらに、前記第４のトラ
ンジスタのバックゲートは、前記第２の電位に接続され
ている。また、前記第４のトランジスタのバックゲート
は、前記出力端子に接続されている。
の電位に接続され、第１の入力信号に応じて導通される
第１導電型の第１のトランジスタと、電流通路の一端が
前記第１のトランジスタの電流通路の他端に接続され、
電流通路の他端が前記出力端子に接続され、ゲートが前
記第１の電位に接続された第２導電型の第２のトランジ
スタと、電流通路の一端が前記出力端子に接続され、他
端が第２の電位に接続され、第２の入力信号に応じて導
通される第２導電型の第３のトランジスタと、電流通路
の一端が前記第２のトランジスタのバックゲートに接続
され、他端が前記出力端子に接続され、第３の入力信号
に応じて導通される第２導電型の第４のトランジスタ
と、電流通路の一端が前記第２のトランジスタのバック
ゲートに接続され、他端が前記第２の電位に接続され、
第４の入力信号に応じて導通される第２導電型の第５の
トランジスタとを設けている。さらに、前記第４のトラ
ンジスタのバックゲートは、前記第２の電位に接続され
ている。また、前記第４のトランジスタのバックゲート
は、前記出力端子に接続されている。
【０００９】さらに、この発明は、電流通路の一端が第
１の電位に接続され、他端が出力端子に接続され、第１
の入力信号に応じて前記出力端子に電圧を供給する第１
の絶縁ゲートトランジスタと、電流通路の一端が前記出
力端子に接続され、他端が前記第１の絶縁ゲートトラン
ジスタのバックゲートに接続され、第２の入力信号に応
じて導通されるスイッチ素子と、電流通路の一端が前記
第１の絶縁ゲートトランジスタのバックゲートに接続さ
れ、他端が前記第１の電位より高い第２の電位に接続さ
れ、第２の入力信号に応じて前記第１の絶縁ゲートトラ
ンジスタをバイポーラ動作させる第２の絶縁ゲートトラ
ンジスタとを設けている。
１の電位に接続され、他端が出力端子に接続され、第１
の入力信号に応じて前記出力端子に電圧を供給する第１
の絶縁ゲートトランジスタと、電流通路の一端が前記出
力端子に接続され、他端が前記第１の絶縁ゲートトラン
ジスタのバックゲートに接続され、第２の入力信号に応
じて導通されるスイッチ素子と、電流通路の一端が前記
第１の絶縁ゲートトランジスタのバックゲートに接続さ
れ、他端が前記第１の電位より高い第２の電位に接続さ
れ、第２の入力信号に応じて前記第１の絶縁ゲートトラ
ンジスタをバイポーラ動作させる第２の絶縁ゲートトラ
ンジスタとを設けている。
【００１０】
【作用】この発明は、第１の電源および第２の電源の相
互間に、入力信号に応じて交互に導通される同一導電型
の第１、第２のトランジスタを直列接続し、これらトラ
ンジスタの相互接続点に出力端子を接続し、この出力端
子と第１のトランジスタのバックゲートの相互間に、一
定電位あるいは入力信号によって導通される第３のトラ
ンジスタを設けることにより、第１のトランジスタのバ
ックゲートバイアス効果を軽減でき、出力電位を高める
ことができる。
互間に、入力信号に応じて交互に導通される同一導電型
の第１、第２のトランジスタを直列接続し、これらトラ
ンジスタの相互接続点に出力端子を接続し、この出力端
子と第１のトランジスタのバックゲートの相互間に、一
定電位あるいは入力信号によって導通される第３のトラ
ンジスタを設けることにより、第１のトランジスタのバ
ックゲートバイアス効果を軽減でき、出力電位を高める
ことができる。
【００１１】さらに、前記第３のトランジスタのバック
ゲートを第１のトランジスタのバックゲートに接続する
ことにより、第３のトランジスタのバックゲートバイア
ス効果を軽減することができ、一層出力電圧を高めるこ
とができる。
ゲートを第１のトランジスタのバックゲートに接続する
ことにより、第３のトランジスタのバックゲートバイア
ス効果を軽減することができ、一層出力電圧を高めるこ
とができる。
【００１２】さらに、前記第１のトランジスタのバック
ゲートと一定電位との間に、入力信号に応じて導通され
る第４のトランジスタとを設けることにより、第１のト
ランジスタを確実にオフ状態とすることができる。ま
た、前記第４のトランジスタのバックゲートを前記一定
電位に接続することにより、第１のトランジスタを一層
確実にオフ状態とすることができる。
ゲートと一定電位との間に、入力信号に応じて導通され
る第４のトランジスタとを設けることにより、第１のト
ランジスタを確実にオフ状態とすることができる。ま
た、前記第４のトランジスタのバックゲートを前記一定
電位に接続することにより、第１のトランジスタを一層
確実にオフ状態とすることができる。
【００１３】さらに、第１、第２の電位の相互間に第１
の入力信号によって導通される第１導電型の第１のトラ
ンジスタと、第１の電位によって導通される第２導電型
の第２のトランジスタ、および第２の入力信号によって
導通される第３のトランジスタを直列接続し、これら第
２、第３のトランジスタの接続点を出力端子に接続した
回路においても、第２のトランジスタのバックゲートに
第３の入力信号に応じて導通される第２導電型の第４の
トランジスタ、および第４の入力信号に応じて導通され
る第２導電型の第５のトランジスタを接続することによ
り、第２のトランジスタを確実にオフとすることができ
る。
の入力信号によって導通される第１導電型の第１のトラ
ンジスタと、第１の電位によって導通される第２導電型
の第２のトランジスタ、および第２の入力信号によって
導通される第３のトランジスタを直列接続し、これら第
２、第３のトランジスタの接続点を出力端子に接続した
回路においても、第２のトランジスタのバックゲートに
第３の入力信号に応じて導通される第２導電型の第４の
トランジスタ、および第４の入力信号に応じて導通され
る第２導電型の第５のトランジスタを接続することによ
り、第２のトランジスタを確実にオフとすることができ
る。
【００１４】また、第１の電位に接続され、第１の入力
信号に応じて出力端子に電圧を供給する第１の絶縁ゲー
トトランジスタのバックゲートと前記第一の電位より高
い第２の電位間に、第２の入力信号に応じて導通される
第２の絶縁ゲートトランジスタを設けることにより、第
１の絶縁ゲートトランジスタをバイポーラ動作させるこ
とができ、高速動させることができる。また、バイポー
ラトランジスタがオンしている時間を不要に長くしない
ことにより、ラッチアップの危険を減少できる。
信号に応じて出力端子に電圧を供給する第１の絶縁ゲー
トトランジスタのバックゲートと前記第一の電位より高
い第２の電位間に、第２の入力信号に応じて導通される
第２の絶縁ゲートトランジスタを設けることにより、第
１の絶縁ゲートトランジスタをバイポーラ動作させるこ
とができ、高速動させることができる。また、バイポー
ラトランジスタがオンしている時間を不要に長くしない
ことにより、ラッチアップの危険を減少できる。
【００１５】
【実施例】以下、この発明の実施例について図面を参照
して説明する。
して説明する。
【００１６】図１はこの発明の第１の実施例である。同
図において、電源Ｖccと接地間には、ＮチャネルＭＯＳ
トランジスタＮ３、Ｎ４が直列接続されている。すなわ
ち、トランジスタＮ３のドレインは電源Ｖccに接続さ
れ、ソースは出力ノードＯＴ１に接続されるとともに、
トランジスタＮ４のドレインに接続されている。このト
ランジスタＮ４のソースは接地され、ゲートは入力ノー
ドＩＮ１に接続されている。この入力ノードＩＮ１はイ
ンバータ回路ＩＶ１を介して前記トランジスタＮ３のゲ
ートに接続されている。前記出力ノードＯＴ１にはＮチ
ャネルＭＯＳトランジスタＮ５のドレインが接続され、
このトランジスタＮ５のソースは前記トランジスタＮ３
のバックゲートとしての基板に接続されている。このト
ランジスタＮ５のゲートは前記電源Ｖccに接続されてい
る。前記トランジスタＮ４のバックゲートとしての基板
は、例えば接地電位のＰ wellに接続されている。
図において、電源Ｖccと接地間には、ＮチャネルＭＯＳ
トランジスタＮ３、Ｎ４が直列接続されている。すなわ
ち、トランジスタＮ３のドレインは電源Ｖccに接続さ
れ、ソースは出力ノードＯＴ１に接続されるとともに、
トランジスタＮ４のドレインに接続されている。このト
ランジスタＮ４のソースは接地され、ゲートは入力ノー
ドＩＮ１に接続されている。この入力ノードＩＮ１はイ
ンバータ回路ＩＶ１を介して前記トランジスタＮ３のゲ
ートに接続されている。前記出力ノードＯＴ１にはＮチ
ャネルＭＯＳトランジスタＮ５のドレインが接続され、
このトランジスタＮ５のソースは前記トランジスタＮ３
のバックゲートとしての基板に接続されている。このト
ランジスタＮ５のゲートは前記電源Ｖccに接続されてい
る。前記トランジスタＮ４のバックゲートとしての基板
は、例えば接地電位のＰ wellに接続されている。
【００１７】上記構成において、トランジスタＮ５のソ
ースの電位は、出力ノードＯＴ１が接地電位の時、接地
電位となり、出力ノードＯＴ１の電位が上昇すると、こ
のソースの電位も上昇する。しかし、バックゲートバイ
アス効果があるため、このソースの電位は、出力ノード
ＯＴ１の電位と同電位とはならず若干低目に追従する。
ースの電位は、出力ノードＯＴ１が接地電位の時、接地
電位となり、出力ノードＯＴ１の電位が上昇すると、こ
のソースの電位も上昇する。しかし、バックゲートバイ
アス効果があるため、このソースの電位は、出力ノード
ＯＴ１の電位と同電位とはならず若干低目に追従する。
【００１８】さて、入力ノードＩＮ１の電位が電源電圧
Ｖccである場合、トランジスタＮ４はオンし、Ｎ３はオ
フするため、出力ノードＯＴ１は接地電位となる。ま
た、入力ノードＩＮ１の電位が接地電位の場合、トラン
ジスタＮ４はオフし、Ｎ３はオンする。この時、最初は
トランジスタＮ３のバックゲートバイアス効果があるも
のの、出力ノードＯＴ１の電位は上昇する。したがっ
て、トランジスタＮ５のソースの電位も上昇する。この
ソース電位が上昇すると、前記バックゲートバイアス効
果が小さくなるため、出力ノードＯＴ１の電位は一層上
昇する。これに伴い、トランジスタＮ５のソースの電位
も上昇する。この動作が繰り返され、バランスが取れた
場合、出力ノードＯＴ１の電位上昇が停止される。
Ｖccである場合、トランジスタＮ４はオンし、Ｎ３はオ
フするため、出力ノードＯＴ１は接地電位となる。ま
た、入力ノードＩＮ１の電位が接地電位の場合、トラン
ジスタＮ４はオフし、Ｎ３はオンする。この時、最初は
トランジスタＮ３のバックゲートバイアス効果があるも
のの、出力ノードＯＴ１の電位は上昇する。したがっ
て、トランジスタＮ５のソースの電位も上昇する。この
ソース電位が上昇すると、前記バックゲートバイアス効
果が小さくなるため、出力ノードＯＴ１の電位は一層上
昇する。これに伴い、トランジスタＮ５のソースの電位
も上昇する。この動作が繰り返され、バランスが取れた
場合、出力ノードＯＴ１の電位上昇が停止される。
【００１９】この実施例の場合、トランジスタＮ５のソ
ースの電位が、出力ノードＯＴ１の電位に応じて上昇
し、トランジスタＮ３のバックゲートバイアス効果を低
減しているため、出力ノードＯＴ１の電位は従来に比べ
て上昇する。
ースの電位が、出力ノードＯＴ１の電位に応じて上昇
し、トランジスタＮ３のバックゲートバイアス効果を低
減しているため、出力ノードＯＴ１の電位は従来に比べ
て上昇する。
【００２０】また、出力ノードＯＴ１の電位を電源電圧
Ｖccより上昇した場合、トランジスタＮ５のソースの電
位はＶcc−Ｖthn （Ｖthn ：トランジスタＮ５の閾値）
によって決定され、出力ノードＯＴ１の電位によって決
定されない。したがって、トランジスタＮ５のソースと
トランジスタＮ３のドレイン間に生ずる寄生ダイオード
はオンしないため、従来のように寄生ダイオードには電
流が流れない。
Ｖccより上昇した場合、トランジスタＮ５のソースの電
位はＶcc−Ｖthn （Ｖthn ：トランジスタＮ５の閾値）
によって決定され、出力ノードＯＴ１の電位によって決
定されない。したがって、トランジスタＮ５のソースと
トランジスタＮ３のドレイン間に生ずる寄生ダイオード
はオンしないため、従来のように寄生ダイオードには電
流が流れない。
【００２１】図１に示すにおいて、周知のSPICE シュミ
レーションを行った結果、電源電圧Ｖcc＝4.5 Ｖの場
合、Ｖthn がばらつきのセンターという条件で、出力ノ
ードＯＴ１の電位は3.4 Ｖであった。
レーションを行った結果、電源電圧Ｖcc＝4.5 Ｖの場
合、Ｖthn がばらつきのセンターという条件で、出力ノ
ードＯＴ１の電位は3.4 Ｖであった。
【００２２】一般に、ＣＭＯＳ回路の閾値は2.25Ｖであ
り、この閾値に対するマージンを考慮して、入力信号電
圧はＶcc×0.7 以上であることが望ましい。すなわち、
Ｖcc＝4.5 Ｖの場合、入力信号電圧として3.15Ｖ以上で
ある必要がある。この実施例の場合、この入力信号電圧
の条件を十分満足することができる。
り、この閾値に対するマージンを考慮して、入力信号電
圧はＶcc×0.7 以上であることが望ましい。すなわち、
Ｖcc＝4.5 Ｖの場合、入力信号電圧として3.15Ｖ以上で
ある必要がある。この実施例の場合、この入力信号電圧
の条件を十分満足することができる。
【００２３】図２は、この発明の第２の実施例を示すも
のであり、トランジスタＮ５のＰwell（バックゲート）
を、このトランジスタＮ５のソースに接続したものであ
る。このような構成とした場合、トランジスタＮ５のバ
ックゲートバイアス効果が低減するため、出力ノードＯ
Ｔ１の電位は図１の構成に比べて上昇する。
のであり、トランジスタＮ５のＰwell（バックゲート）
を、このトランジスタＮ５のソースに接続したものであ
る。このような構成とした場合、トランジスタＮ５のバ
ックゲートバイアス効果が低減するため、出力ノードＯ
Ｔ１の電位は図１の構成に比べて上昇する。
【００２４】図２に示すにおいて、図１と同一条件でSP
ICE シュミレーションを行った結果、出力ノードＯＴ１
の電位は3.65Ｖであり、図１に示す回路に比べて一層バ
ックゲートバイアス効果が抑制されている。
ICE シュミレーションを行った結果、出力ノードＯＴ１
の電位は3.65Ｖであり、図１に示す回路に比べて一層バ
ックゲートバイアス効果が抑制されている。
【００２５】図３は、この発明の第３の実施例を示すも
のである。図１に示す回路のトランジスタＮ３をオフさ
せる場合、トランジスタＮ５のソースを確実に接地電位
として、トランジスタＮ３を確実にオフさせる回路であ
り、図１と同一部分には同一符号を付し、異なる部分に
ついてのみ説明する。
のである。図１に示す回路のトランジスタＮ３をオフさ
せる場合、トランジスタＮ５のソースを確実に接地電位
として、トランジスタＮ３を確実にオフさせる回路であ
り、図１と同一部分には同一符号を付し、異なる部分に
ついてのみ説明する。
【００２６】すなわち、トランジスタＮ５のゲートは、
トランジスタＮ３のゲートに接続されている。トランジ
スタＮ５のソースは、ＮチャネルＭＯＳトランジスタＮ
６のドレインに接続されている。このトランジスタＮ６
のソースは接地され、ゲートは入力ノードＩＮ１に接続
されている。
トランジスタＮ３のゲートに接続されている。トランジ
スタＮ５のソースは、ＮチャネルＭＯＳトランジスタＮ
６のドレインに接続されている。このトランジスタＮ６
のソースは接地され、ゲートは入力ノードＩＮ１に接続
されている。
【００２７】図１に示す回路のトランジスタＮ３をオフ
させる場合、出力ノードＯＴ１の電位がトランジスタＮ
５のソースの電位より低くなり、トランジスタＮ３がバ
イポーラ動作してオフしにくくなることがある。図３に
示す回路では、入力ノードＩＮ１がハイレベルとなる
と、トランジスタＮ６がオンしてトランジスタＮ５のソ
ースを接地電位とするため、トランジスタＮ３を確実に
オフすることができる。
させる場合、出力ノードＯＴ１の電位がトランジスタＮ
５のソースの電位より低くなり、トランジスタＮ３がバ
イポーラ動作してオフしにくくなることがある。図３に
示す回路では、入力ノードＩＮ１がハイレベルとなる
と、トランジスタＮ６がオンしてトランジスタＮ５のソ
ースを接地電位とするため、トランジスタＮ３を確実に
オフすることができる。
【００２８】図４は、図２に示す回路のトランジスタＮ
３を確実にオフさせる回路であり、実質的に図３と同様
であるため、図２、図３と同一部分には同一符号を付し
説明は省略する。図５は、図１、図２に示す回路の基本
概念を示すものである。
３を確実にオフさせる回路であり、実質的に図３と同様
であるため、図２、図３と同一部分には同一符号を付し
説明は省略する。図５は、図１、図２に示す回路の基本
概念を示すものである。
【００２９】前記トランジスタＮ３とトランジスタＮ５
の関係は、図１、図２に限定されるものではない。すな
わち、トランジスタＮ５はトランジスタに限定されるも
のではなく、図５（ａ）に示すごとく、基本的にはスイ
ッチ素子ＳＷであればよい。
の関係は、図１、図２に限定されるものではない。すな
わち、トランジスタＮ５はトランジスタに限定されるも
のではなく、図５（ａ）に示すごとく、基本的にはスイ
ッチ素子ＳＷであればよい。
【００３０】また、このスイッチ素子ＳＷは抵抗成分を
有していてもよい。すなわち、例えばデプレション型ト
ランジスタのようにオン、オフが導通抵抗の変化による
タイプのものでもよい。
有していてもよい。すなわち、例えばデプレション型ト
ランジスタのようにオン、オフが導通抵抗の変化による
タイプのものでもよい。
【００３１】さらに、スイッチ素子ＳＷの制御信号入力
ノード５ｎは、電源電位に接続される必要はなく、例え
ば接地電位や中間電位、あるいはこれらをスイッチして
もよい。
ノード５ｎは、電源電位に接続される必要はなく、例え
ば接地電位や中間電位、あるいはこれらをスイッチして
もよい。
【００３２】また、トランジスタＮ３のノード４ｎとノ
ード３ｎの電位の関係は、スイッチ素子ＳＷの制御信号
入力ノード５ｎに供給される電位の関数となっていても
よい。例えばスイッチ素子ＳＷをＮチャネルＭＯＳトラ
ンジスタとした場合、ノード４ｎの電圧Ｖ4nは、Ｖ5n−
Ｖthn （Ｖ5nはノード５ｎの電圧）以上には上昇しない
ようになる。
ード３ｎの電位の関係は、スイッチ素子ＳＷの制御信号
入力ノード５ｎに供給される電位の関数となっていても
よい。例えばスイッチ素子ＳＷをＮチャネルＭＯＳトラ
ンジスタとした場合、ノード４ｎの電圧Ｖ4nは、Ｖ5n−
Ｖthn （Ｖ5nはノード５ｎの電圧）以上には上昇しない
ようになる。
【００３３】さらに、トランジスタＮ３は、Ｎチャネル
ＭＯＳトランジスタに限らず、図５（ｂ）に示すごと
く、ＰチャネルＭＯＳトランジスタとしてもよい。この
場合、ノード３ｐが必ず、高電位として使用される。図
６は、図５に示すスイッチ素子をＮチャネルＭＯＳトラ
ンジスタによって構成したものである。図７はトランジ
スタＮ３、スイッチ素子Ｎ５をＰチャネルＭＯＳトラン
ジスタＰ３、Ｐ５によって構成したものである。図８
は、図３、図４に示す回路の基本概念を示すものであ
る。
ＭＯＳトランジスタに限らず、図５（ｂ）に示すごと
く、ＰチャネルＭＯＳトランジスタとしてもよい。この
場合、ノード３ｐが必ず、高電位として使用される。図
６は、図５に示すスイッチ素子をＮチャネルＭＯＳトラ
ンジスタによって構成したものである。図７はトランジ
スタＮ３、スイッチ素子Ｎ５をＰチャネルＭＯＳトラン
ジスタＰ３、Ｐ５によって構成したものである。図８
は、図３、図４に示す回路の基本概念を示すものであ
る。
【００３４】前記トランジスタＮ５とトランジスタＮ６
の関係は、図３、図４に限定されるものではない。すな
わち、トランジスタＮ５、Ｎ６はトランジスタに限定さ
れるものではなく、図８（ａ）に示すごとく、基本的に
はスイッチ素子ＳＷ１、ＳＷ２であればよい。この場
合、スイッチ素子ＳＷ２のノード６ｎはスイッチ素子Ｓ
Ｗ１のノード３ｎの電位よりも低いか、同一であればよ
い。
の関係は、図３、図４に限定されるものではない。すな
わち、トランジスタＮ５、Ｎ６はトランジスタに限定さ
れるものではなく、図８（ａ）に示すごとく、基本的に
はスイッチ素子ＳＷ１、ＳＷ２であればよい。この場
合、スイッチ素子ＳＷ２のノード６ｎはスイッチ素子Ｓ
Ｗ１のノード３ｎの電位よりも低いか、同一であればよ
い。
【００３５】また、これらスイッチ素子ＳＷ１、ＳＷ２
は抵抗成分を有していてもよい。すなわち、例えばデプ
レション型トランジスタのようにオン、オフが導通抵抗
の変化によるタイプのものでもよい。さらに、スイッチ
素子ＳＷ１、ＳＷ２の制御信号入力ノード５ｎ、７ｎの
電位は限定されない。
は抵抗成分を有していてもよい。すなわち、例えばデプ
レション型トランジスタのようにオン、オフが導通抵抗
の変化によるタイプのものでもよい。さらに、スイッチ
素子ＳＷ１、ＳＷ２の制御信号入力ノード５ｎ、７ｎの
電位は限定されない。
【００３６】また、スイッチ素子ＳＷ２の制御信号入力
ノード７ｎは、トランジスタＮ３のノード４ｎの電位を
ノード３ｎの電位＋ＶF より高くならないように制御す
るのが望ましい。ここで、ＶF はトランジスタＮ３のノ
ード４ｎ（Ｐ型）とノード３ｎ（Ｎ型）で構成されるダ
イオードの接合電位である。
ノード７ｎは、トランジスタＮ３のノード４ｎの電位を
ノード３ｎの電位＋ＶF より高くならないように制御す
るのが望ましい。ここで、ＶF はトランジスタＮ３のノ
ード４ｎ（Ｐ型）とノード３ｎ（Ｎ型）で構成されるダ
イオードの接合電位である。
【００３７】さらに、トランジスタＮ３は、Ｎチャネル
ＭＯＳトランジスタに限らず、図８（ｂ）に示すごと
く、ＰチャネルＭＯＳトランジスタＰ３としてもよい。
この場合、ノード３ｐが必ず、高電位として使用され
る。
ＭＯＳトランジスタに限らず、図８（ｂ）に示すごと
く、ＰチャネルＭＯＳトランジスタＰ３としてもよい。
この場合、ノード３ｐが必ず、高電位として使用され
る。
【００３８】図９（ａ）は、図８（ａ）に示すスイッチ
素子ＳＷ１、ＳＷ２をＮチャネルＭＯＳトランジスタＮ
５、Ｎ６によって構成したものであり、図９（ｂ）は、
図８（ｂ）に示すスイッチ素子ＳＷ１、ＳＷ２をＰチャ
ネルＭＯＳトランジスタＰ５、Ｐ６によって構成したも
のである。図７はトランジスタＮ３をＰチャネルＭＯＳ
トランジスタによって構成し、スイッチ素子をＰチャネ
ルＭＯＳトランジスタによって構成したものである。
素子ＳＷ１、ＳＷ２をＮチャネルＭＯＳトランジスタＮ
５、Ｎ６によって構成したものであり、図９（ｂ）は、
図８（ｂ）に示すスイッチ素子ＳＷ１、ＳＷ２をＰチャ
ネルＭＯＳトランジスタＰ５、Ｐ６によって構成したも
のである。図７はトランジスタＮ３をＰチャネルＭＯＳ
トランジスタによって構成し、スイッチ素子をＰチャネ
ルＭＯＳトランジスタによって構成したものである。
【００３９】図１０（ａ）（ｂ）は、図９（ａ）（ｂ）
を図４に対応して変形したものである。図１０（ａ）に
おいて、トランジスタＮ５のＰ well（バックゲート）
は、このトランジスタＮ５のソースに接続されている。
また、図１０（ｂ）において、トランジスタＰ５のＮ
well（バックゲート）はトランジスタＰ５のソースに接
続されている。
を図４に対応して変形したものである。図１０（ａ）に
おいて、トランジスタＮ５のＰ well（バックゲート）
は、このトランジスタＮ５のソースに接続されている。
また、図１０（ｂ）において、トランジスタＰ５のＮ
well（バックゲート）はトランジスタＰ５のソースに接
続されている。
【００４０】図１１（ａ）（ｂ）は、図９（ａ）、図１
０（ａ）を変形した回路であり、これらの回路は、ノー
ド８ｎ、２ｎ、５ｎ、７ｎに供給される信号によって反
転回路、あるいは非反転回路等になる。
０（ａ）を変形した回路であり、これらの回路は、ノー
ド８ｎ、２ｎ、５ｎ、７ｎに供給される信号によって反
転回路、あるいは非反転回路等になる。
【００４１】図１２（ａ）は、図１１（ａ）（ｂ）に示
す回路を反転回路とする場合の入力回路を示すものであ
る。この入力回路において、入力ノードＩＮ１はノード
８ｎ、７ｎに接続されている。さらに、入力ノードＩＮ
１はインバータ回路１２１を介してノード２ｎ、５ｎに
接続されている。したがって、入力ノードＩＮ１から入
力された信号は、図１１（ａ）（ｂ）に示す回路の出力
ノードＯＴ１から反転して出力される。
す回路を反転回路とする場合の入力回路を示すものであ
る。この入力回路において、入力ノードＩＮ１はノード
８ｎ、７ｎに接続されている。さらに、入力ノードＩＮ
１はインバータ回路１２１を介してノード２ｎ、５ｎに
接続されている。したがって、入力ノードＩＮ１から入
力された信号は、図１１（ａ）（ｂ）に示す回路の出力
ノードＯＴ１から反転して出力される。
【００４２】図１２（ｂ）は、図１１（ａ）（ｂ）に示
す回路を非反転回路とする場合の入力回路を示すもので
ある。この入力回路において、入力ノードＩＮ１はノー
ド２ｎ、５ｎに接続されている。さらに、入力ノードＩ
Ｎ１は、インバータ回路１２２を介してノード７ｎ、８
ｎに接続されている。したがって、入力ノードＩＮ１か
ら入力された信号は、図１１（ａ）（ｂ）に示す回路の
出力ノードＯＴ１から反転されることなく出力される。
す回路を非反転回路とする場合の入力回路を示すもので
ある。この入力回路において、入力ノードＩＮ１はノー
ド２ｎ、５ｎに接続されている。さらに、入力ノードＩ
Ｎ１は、インバータ回路１２２を介してノード７ｎ、８
ｎに接続されている。したがって、入力ノードＩＮ１か
ら入力された信号は、図１１（ａ）（ｂ）に示す回路の
出力ノードＯＴ１から反転されることなく出力される。
【００４３】図１３（ａ）は、図１１（ａ）（ｂ）に示
す回路を反転トライステート(Tri-state) 回路とする場
合の入力回路を示すものである。入力ノードＩＮ１とイ
ネーブル信号入力ノード／ＥＮはオア回路１３１の入力
ノード、およびノア回路１３２の入力ノードに接続され
ている。前記オア回路１３１の出力ノードはノード７ｎ
に接続され、ノア回路１３２の出力ノードはノード５
ｎ、２ｎに接続されている。さらに、ノア回路１３２の
出力ノードはイネーブル信号入力ノード／ＥＮとともに
ノア回路１３３の入力ノードに接続されている。このノ
ア回路１３３の出力ノードはノード８ｎに接続されてい
る。
す回路を反転トライステート(Tri-state) 回路とする場
合の入力回路を示すものである。入力ノードＩＮ１とイ
ネーブル信号入力ノード／ＥＮはオア回路１３１の入力
ノード、およびノア回路１３２の入力ノードに接続され
ている。前記オア回路１３１の出力ノードはノード７ｎ
に接続され、ノア回路１３２の出力ノードはノード５
ｎ、２ｎに接続されている。さらに、ノア回路１３２の
出力ノードはイネーブル信号入力ノード／ＥＮとともに
ノア回路１３３の入力ノードに接続されている。このノ
ア回路１３３の出力ノードはノード８ｎに接続されてい
る。
【００４４】図１３（ｂ）は、図１１（ａ）（ｂ）に示
す回路を非反転トライステート回路とする場合の入力回
路を示すものである。入力ノードＩＮ１とイネーブル信
号入力ノード／ＥＮはノア回路１３４の入力ノードに接
続されている。このノア回路１３４の出力ノードはノー
ド８ｎに接続されている。さらに、このノア回路１３４
の出力ノードはイネーブル信号入力ノード／ＥＮととも
に、オア回路１３５およびノア回路１３６の入力ノード
に接続されている。前記オア回路１３５の出力ノードは
ノード７ｎに接続され、ノア回路１３６の出力ノードは
ノード５ｎ、２ｎに接続されている。
す回路を非反転トライステート回路とする場合の入力回
路を示すものである。入力ノードＩＮ１とイネーブル信
号入力ノード／ＥＮはノア回路１３４の入力ノードに接
続されている。このノア回路１３４の出力ノードはノー
ド８ｎに接続されている。さらに、このノア回路１３４
の出力ノードはイネーブル信号入力ノード／ＥＮととも
に、オア回路１３５およびノア回路１３６の入力ノード
に接続されている。前記オア回路１３５の出力ノードは
ノード７ｎに接続され、ノア回路１３６の出力ノードは
ノード５ｎ、２ｎに接続されている。
【００４５】図１４（ａ）は、図１３（ａ）に示すオア
回路１３１を省略するための回路例を示すものである。
この場合、図１１（ａ）（ｂ）に示すトランジスタＮ６
を図１４（ａ）に示すように、トランジスタＮ６１、Ｎ
６２の並列接続とし、トランジスタＮ６１のゲートを入
力ノードＩＮ１に接続し、トランジスタＮ６２のゲート
をイネーブル信号入力ノード／ＥＮに接続する。図１１
（ａ）（ｂ）に示す回路をこのように変形することによ
り、図１３（ａ）に示すオア回路１３１を省略すること
ができる。
回路１３１を省略するための回路例を示すものである。
この場合、図１１（ａ）（ｂ）に示すトランジスタＮ６
を図１４（ａ）に示すように、トランジスタＮ６１、Ｎ
６２の並列接続とし、トランジスタＮ６１のゲートを入
力ノードＩＮ１に接続し、トランジスタＮ６２のゲート
をイネーブル信号入力ノード／ＥＮに接続する。図１１
（ａ）（ｂ）に示す回路をこのように変形することによ
り、図１３（ａ）に示すオア回路１３１を省略すること
ができる。
【００４６】図１４（ｂ）は、図１３（ｂ）に示すオア
回路１３５を省略するための回路例を示すものである。
この場合、図１１（ａ）（ｂ）に示すトランジスタＮ６
を図１４（ｂ）に示すように、トランジスタＮ６１、Ｎ
６２の並列接続とし、トランジスタＮ６１のゲートを図
１３（ｂ）に示すノア回路１３４の出力ノード２０ｎに
接続し、トランジスタＮ６２のゲートをイネーブル信号
入力ノード／ＥＮに接続する。図１１（ａ）（ｂ）に示
す回路をこのように変形することにより、図１３（ｂ）
に示すオア回路１３５を省略することができる。
回路１３５を省略するための回路例を示すものである。
この場合、図１１（ａ）（ｂ）に示すトランジスタＮ６
を図１４（ｂ）に示すように、トランジスタＮ６１、Ｎ
６２の並列接続とし、トランジスタＮ６１のゲートを図
１３（ｂ）に示すノア回路１３４の出力ノード２０ｎに
接続し、トランジスタＮ６２のゲートをイネーブル信号
入力ノード／ＥＮに接続する。図１１（ａ）（ｂ）に示
す回路をこのように変形することにより、図１３（ｂ）
に示すオア回路１３５を省略することができる。
【００４７】図１５は、図１１（ａ）（ｂ）に示す回路
を反転トライステート回路とする場合の入力回路の他の
例を示すものである。入力ノードＩＮ１とイネーブル信
号入力ノード／ＥＮはノア回路１５１の入力ノードに接
続されている。このノア回路１５１の出力ノードはノー
ド５ｎ、２ｎに接続されている。さらに、ノア回路１５
１の出力ノードはイネーブル信号入力ノード／ＥＮとと
もにノア回路１５２の入力ノードに接続されるととも
に、イネーブル信号入力ノード／ＥＮとともにオア回路
１５３の入力ノードに接続されている。このオア回路１
５３の出力ノードはノード７ｎに接続され、ノア回路１
５２の出力ノードはノード８ｎに接続されている。
を反転トライステート回路とする場合の入力回路の他の
例を示すものである。入力ノードＩＮ１とイネーブル信
号入力ノード／ＥＮはノア回路１５１の入力ノードに接
続されている。このノア回路１５１の出力ノードはノー
ド５ｎ、２ｎに接続されている。さらに、ノア回路１５
１の出力ノードはイネーブル信号入力ノード／ＥＮとと
もにノア回路１５２の入力ノードに接続されるととも
に、イネーブル信号入力ノード／ＥＮとともにオア回路
１５３の入力ノードに接続されている。このオア回路１
５３の出力ノードはノード７ｎに接続され、ノア回路１
５２の出力ノードはノード８ｎに接続されている。
【００４８】図１６は、図１１（ａ）（ｂ）に示す回路
をアナログ非反転回路、例えば増幅器とする場合の入力
回路を示すものである。この場合、ノード７ｎは接地さ
れ、ノード５ｎは電源Ｖccに接続されている。ノード２
ｎは入力ノードＩＮ１に接続され、ノード８ｎはトラン
ジスタＮ４が定電流源となるような直流バイアスに接続
されている。図１７は、図１１（ａ）（ｂ）を変形した
回路であり、同図（ａ）（ｂ）において、図１１（ａ）
（ｂ）と同一部分には同一符号を付す。
をアナログ非反転回路、例えば増幅器とする場合の入力
回路を示すものである。この場合、ノード７ｎは接地さ
れ、ノード５ｎは電源Ｖccに接続されている。ノード２
ｎは入力ノードＩＮ１に接続され、ノード８ｎはトラン
ジスタＮ４が定電流源となるような直流バイアスに接続
されている。図１７は、図１１（ａ）（ｂ）を変形した
回路であり、同図（ａ）（ｂ）において、図１１（ａ）
（ｂ）と同一部分には同一符号を付す。
【００４９】この回路は、トランジスタＮ３のゲートを
電源Ｖccに接続した状態で、ノード７ｎ、５ｎ、９ｐ、
８ｎの関係によって反転、非反転回路等となる。すなわ
ち、図１７（ａ）（ｂ）において、トランジスタＮ３の
ゲートは電源Ｖccに接続されている。このトランジスタ
Ｎ３のドレインには、ＰチャネルＭＯＳトランジスタＰ
７のドレインが接続されている。このトランジスタＰ７
の基板（バックゲート）はソースとともに、電源Ｖccに
接続されている。このトランジスタＰ７のゲートは、ノ
ード９ｐに接続されている。
電源Ｖccに接続した状態で、ノード７ｎ、５ｎ、９ｐ、
８ｎの関係によって反転、非反転回路等となる。すなわ
ち、図１７（ａ）（ｂ）において、トランジスタＮ３の
ゲートは電源Ｖccに接続されている。このトランジスタ
Ｎ３のドレインには、ＰチャネルＭＯＳトランジスタＰ
７のドレインが接続されている。このトランジスタＰ７
の基板（バックゲート）はソースとともに、電源Ｖccに
接続されている。このトランジスタＰ７のゲートは、ノ
ード９ｐに接続されている。
【００５０】この回路において、トランジスタＮ３をデ
ィプレッションタイプとした場合、出力ノードＯＴ１に
より高い電位が出る。しかも、トランジスタＮ３には、
ＰチャネルＭＯＳトランジスタＰ７が直列接続されてい
るため、直流貫通電流が流れることがない。
ィプレッションタイプとした場合、出力ノードＯＴ１に
より高い電位が出る。しかも、トランジスタＮ３には、
ＰチャネルＭＯＳトランジスタＰ７が直列接続されてい
るため、直流貫通電流が流れることがない。
【００５１】また、出力ノードＯＴ１から出力される電
位の振幅を抑えるには、トランジスタＮ３の閾値を高く
したり、トランジスタＮ５の閾値を高くする。あるいは
ノード５ｎの電位を低くすればよい。
位の振幅を抑えるには、トランジスタＮ３の閾値を高く
したり、トランジスタＮ５の閾値を高くする。あるいは
ノード５ｎの電位を低くすればよい。
【００５２】図１８（ａ）は、図１７（ａ）（ｂ）に示
す回路を反転回路とする場合の入力回路を示すものであ
る。この入力回路において、入力ノードＩＮ１はノード
７ｎ、８ｎ、９ｐに接続され、さらに、入力ノードＩＮ
１はインバータ回路１８１を介してノード５ｎに接続さ
れている。
す回路を反転回路とする場合の入力回路を示すものであ
る。この入力回路において、入力ノードＩＮ１はノード
７ｎ、８ｎ、９ｐに接続され、さらに、入力ノードＩＮ
１はインバータ回路１８１を介してノード５ｎに接続さ
れている。
【００５３】図１８（ｂ）は、図１７（ａ）（ｂ）に示
す回路を反転回路とする場合の入力回路を示すものであ
る。この入力回路において、ノード５ｎは電源Ｖccに接
続され、ノード７ｎ、８ｎ、９ｐは入力ノードＩＮ１に
接続されている。
す回路を反転回路とする場合の入力回路を示すものであ
る。この入力回路において、ノード５ｎは電源Ｖccに接
続され、ノード７ｎ、８ｎ、９ｐは入力ノードＩＮ１に
接続されている。
【００５４】図１９は、図１７（ａ）（ｂ）に示す回路
を非反転トライステート回路とする場合の入力回路を示
すものである。入力ノードＩＮ１とイネーブル信号入力
ノードＥＮはアンド回路１９１の入力ノード、およびナ
ンド回路１９２の入力ノードに接続されている。前記ア
ンド回路１９１の出力ノードはノード５ｎに接続され、
ナンド回路１９２の出力ノードはノード９ｐ、７ｎに接
続されている。さらに、イネーブル信号入力ノードＥＮ
はインバータ回路１９３を介してノア回路１９４の入力
ノードの一端に接続され、このノア回路１９４の入力ノ
ードの他端には入力ノードＩＮ１が接続されている。こ
のノア回路１９４の出力ノードはノード８ｎに接続され
ている。図２０（ａ）（ｂ）は、図１９（ａ）に示すア
ンド回路１９１を省略するための回路例を示すものであ
る。
を非反転トライステート回路とする場合の入力回路を示
すものである。入力ノードＩＮ１とイネーブル信号入力
ノードＥＮはアンド回路１９１の入力ノード、およびナ
ンド回路１９２の入力ノードに接続されている。前記ア
ンド回路１９１の出力ノードはノード５ｎに接続され、
ナンド回路１９２の出力ノードはノード９ｐ、７ｎに接
続されている。さらに、イネーブル信号入力ノードＥＮ
はインバータ回路１９３を介してノア回路１９４の入力
ノードの一端に接続され、このノア回路１９４の入力ノ
ードの他端には入力ノードＩＮ１が接続されている。こ
のノア回路１９４の出力ノードはノード８ｎに接続され
ている。図２０（ａ）（ｂ）は、図１９（ａ）に示すア
ンド回路１９１を省略するための回路例を示すものであ
る。
【００５５】図２０（ａ）は、図１７（ａ）に示すトラ
ンジスタＮ５を、トランジスタＮ５１、Ｎ５２の直列回
路とし、トランジスタＮ５１のゲートをイネーブル信号
入力ノードＥＮに接続し、トランジスタＮ５２のゲート
を入力ノードＩＮに接続したものである。
ンジスタＮ５を、トランジスタＮ５１、Ｎ５２の直列回
路とし、トランジスタＮ５１のゲートをイネーブル信号
入力ノードＥＮに接続し、トランジスタＮ５２のゲート
を入力ノードＩＮに接続したものである。
【００５６】図２０（ｂ）は、図１７（ｂ）に示すトラ
ンジスタＮ５を、図２０（ａ）と同様にトランジスタＮ
５１、Ｎ５２の直列回路とし、トランジスタＮ５１のゲ
ートをイネーブル信号入力ノードＥＮに接続し、トラン
ジスタＮ５２のゲートを入力ノードＩＮに接続する。そ
して、さらに、これらトランジスタＮ５１、Ｎ５２のＰ
wellをトランジスタＮ５１のソースに接続したもので
ある。この場合、トランジスタＮ５２のＰ wellはトラ
ンジスタＮ５２のソースに接続してもよい。図１７
（ａ）（ｂ）に示す回路をこのように変形することによ
り、図１９に示すアンド回路１９１を省略することがで
きる。
ンジスタＮ５を、図２０（ａ）と同様にトランジスタＮ
５１、Ｎ５２の直列回路とし、トランジスタＮ５１のゲ
ートをイネーブル信号入力ノードＥＮに接続し、トラン
ジスタＮ５２のゲートを入力ノードＩＮに接続する。そ
して、さらに、これらトランジスタＮ５１、Ｎ５２のＰ
wellをトランジスタＮ５１のソースに接続したもので
ある。この場合、トランジスタＮ５２のＰ wellはトラ
ンジスタＮ５２のソースに接続してもよい。図１７
（ａ）（ｂ）に示す回路をこのように変形することによ
り、図１９に示すアンド回路１９１を省略することがで
きる。
【００５７】図２１は、図１７（ａ）（ｂ）に示す回路
をアナログ反転回路、例えば増幅器とする場合の入力回
路を示すものである。この場合、ノード７ｎは接地さ
れ、ノード５ｎは電源Ｖccに接続される。ノード８ｎ、
９ｐは入力ノードＩＮ１に接続される。この場合、ノー
ド８ｎにトランジスタＮ４が定電流源となるような直流
バイアスを与えてもよい。図２２は、図１７（ａ）
（ｂ）に示す回路の一部を示すものであり、出力ノード
ＯＴ１の出力電圧の立ち上がりを高速化するための回路
を示すものである。
をアナログ反転回路、例えば増幅器とする場合の入力回
路を示すものである。この場合、ノード７ｎは接地さ
れ、ノード５ｎは電源Ｖccに接続される。ノード８ｎ、
９ｐは入力ノードＩＮ１に接続される。この場合、ノー
ド８ｎにトランジスタＮ４が定電流源となるような直流
バイアスを与えてもよい。図２２は、図１７（ａ）
（ｂ）に示す回路の一部を示すものであり、出力ノード
ＯＴ１の出力電圧の立ち上がりを高速化するための回路
を示すものである。
【００５８】この場合、図１７（ａ）（ｂ）に示すトラ
ンジスタＰ７を、図２２に示すように、ＰチャネルＭＯ
ＳトランジスタＰ７にＮチャネルＭＯＳトランジスタＮ
７１を並列接続し、トランジスタＮ７１の基板をそのソ
ースに接続する。さらに、ノード９ｐに接続されたトラ
ンジスタＰ７のゲートをインバータ回路２２１を介して
トランジスタＮ７１のゲートに接続する。このような構
成とすることにより、出力ノードＯＴ１の出力電圧の立
ち上がりを高速化できる。図２３（ａ）（ｂ）は、図９
（ａ）、図１０（ａ）に示す回路を、クロック信号によ
って動作制御するようにしたものである。
ンジスタＰ７を、図２２に示すように、ＰチャネルＭＯ
ＳトランジスタＰ７にＮチャネルＭＯＳトランジスタＮ
７１を並列接続し、トランジスタＮ７１の基板をそのソ
ースに接続する。さらに、ノード９ｐに接続されたトラ
ンジスタＰ７のゲートをインバータ回路２２１を介して
トランジスタＮ７１のゲートに接続する。このような構
成とすることにより、出力ノードＯＴ１の出力電圧の立
ち上がりを高速化できる。図２３（ａ）（ｂ）は、図９
（ａ）、図１０（ａ）に示す回路を、クロック信号によ
って動作制御するようにしたものである。
【００５９】すなわち、図２３（ａ）（ｂ）において、
トランジスタＮ３のドレインには、ＰチャネルＭＯＳト
ランジスタＰ８のドレインが接続されている。このトラ
ンジスタＰ８の基板（バックゲート）はソースととも
に、電源Ｖccに接続されている。このトランジスタＰ８
のゲートは、ノード２０ｐに接続されている。さらに、
トランジスタＮ４のソースにはＮチャネルＭＯＳトラン
ジスタＮ８のドレインが接続されている。このトランジ
スタＮ８のＰ wellはソースに接続されている。このト
ランジスタＮ８のゲートは、ノード２０ｎに接続されて
いる。図２４は、図２３に示す回路をクロック信号によ
って制御するための入力回路である。
トランジスタＮ３のドレインには、ＰチャネルＭＯＳト
ランジスタＰ８のドレインが接続されている。このトラ
ンジスタＰ８の基板（バックゲート）はソースととも
に、電源Ｖccに接続されている。このトランジスタＰ８
のゲートは、ノード２０ｐに接続されている。さらに、
トランジスタＮ４のソースにはＮチャネルＭＯＳトラン
ジスタＮ８のドレインが接続されている。このトランジ
スタＮ８のＰ wellはソースに接続されている。このト
ランジスタＮ８のゲートは、ノード２０ｎに接続されて
いる。図２４は、図２３に示す回路をクロック信号によ
って制御するための入力回路である。
【００６０】図２４（ａ）において、入力ノードＩＮ１
は前記ノード２０ｐ、２０ｎに接続されている。クロッ
ク信号入力ノード／φ（／は反転を意味する）はノード
７ｎに接続されるとともに、インバータ回路２４１を介
してノード５ｎ、２ｎ、８ｎに接続されている。このよ
うに、トランジスタＮ３、Ｎ４のノード２ｎ、８ｎにク
ロック信号を供給し、トランジスタＰ８、Ｎ８に入力信
号を供給することにより、クロック信号φと／φの位相
のずれにより、誤動作が生じないものである。図２４
（ｂ）において、入力ノードＩＮ１はノード７ｎ、８ｎ
に接続されるとともに、インバータ回路２４２を介して
ノード５ｎ、２ｎに接続されている。クロック信号入力
ノードφは前記ノード２０ｎに接続されるとともに、イ
ンバータ回路２４３を介してノード２０ｐに接続されて
いる。なお、図２３（ａ）（ｂ）において、トランジス
タＮ４、Ｎ８を削除すれば、オープン・ドレイン・タイ
プのクロックド・プルアップ回路となる。
は前記ノード２０ｐ、２０ｎに接続されている。クロッ
ク信号入力ノード／φ（／は反転を意味する）はノード
７ｎに接続されるとともに、インバータ回路２４１を介
してノード５ｎ、２ｎ、８ｎに接続されている。このよ
うに、トランジスタＮ３、Ｎ４のノード２ｎ、８ｎにク
ロック信号を供給し、トランジスタＰ８、Ｎ８に入力信
号を供給することにより、クロック信号φと／φの位相
のずれにより、誤動作が生じないものである。図２４
（ｂ）において、入力ノードＩＮ１はノード７ｎ、８ｎ
に接続されるとともに、インバータ回路２４２を介して
ノード５ｎ、２ｎに接続されている。クロック信号入力
ノードφは前記ノード２０ｎに接続されるとともに、イ
ンバータ回路２４３を介してノード２０ｐに接続されて
いる。なお、図２３（ａ）（ｂ）において、トランジス
タＮ４、Ｎ８を削除すれば、オープン・ドレイン・タイ
プのクロックド・プルアップ回路となる。
【００６１】図２５は、図１１に示す回路をＰチャネル
ＭＯＳトランジスタによって構成したものであり、図１
１とｎ、ｐの符号を変えて示している。これらの回路
は、ノード８ｐ、２ｐ、５ｐ、７ｐに供給される信号に
よって反転回路、あるいは非反転回路等になる。
ＭＯＳトランジスタによって構成したものであり、図１
１とｎ、ｐの符号を変えて示している。これらの回路
は、ノード８ｐ、２ｐ、５ｐ、７ｐに供給される信号に
よって反転回路、あるいは非反転回路等になる。
【００６２】図２５（ａ）において、電源Ｖccと接地間
には、ＰチャネルＭＯＳトランジスタＰ４、Ｐ３の電流
通路が直列接続されている。トランジスタＰ４の基板は
そのソースに接続され、ゲートはノード８ｎに接続され
ている。ドレインは出力ノードＯＴ１に接続されてい
る。前記トランジスタＰ３のゲートはノード２ｐに接続
され、ソースはＰチャネルＭＯＳトランジスタＰ５のソ
ースに接続されている。このトランジスタＰ５の基板は
電源Ｖccに接続され、ゲートはノード５ｐに接続されて
いる。さらに、ドレインは前記トランジスタＰ３の基板
に接続されるとともに、ＰチャネルＭＯＳトランジスタ
Ｐ６のドレインに接続されている。このトランジスタＰ
６のソースおよび基板は電源Ｖccに接続され、ゲートは
ノード７ｐに接続されている。
には、ＰチャネルＭＯＳトランジスタＰ４、Ｐ３の電流
通路が直列接続されている。トランジスタＰ４の基板は
そのソースに接続され、ゲートはノード８ｎに接続され
ている。ドレインは出力ノードＯＴ１に接続されてい
る。前記トランジスタＰ３のゲートはノード２ｐに接続
され、ソースはＰチャネルＭＯＳトランジスタＰ５のソ
ースに接続されている。このトランジスタＰ５の基板は
電源Ｖccに接続され、ゲートはノード５ｐに接続されて
いる。さらに、ドレインは前記トランジスタＰ３の基板
に接続されるとともに、ＰチャネルＭＯＳトランジスタ
Ｐ６のドレインに接続されている。このトランジスタＰ
６のソースおよび基板は電源Ｖccに接続され、ゲートは
ノード７ｐに接続されている。
【００６３】図２５（ｂ）は、図２５（ａ）とほぼ同様
であり、トランジスタＰ５の基板が電源Ｖccではなく、
そのドレインに接続されている点のみが相違する。図２
５（ａ）（ｂ）に示す回路において、トランジスタＰ３
をデプレッションタイプとすることにより、一層低レベ
ルの出力電圧を得ることができる。但し、この場合、貫
通電流が生ずる。図２５（ａ）（ｂ）に示す回路は、ノ
ード８ｐ、２ｐ、５ｐ、７ｐに供給される信号によって
反転回路、あるいは非反転回路等になる。
であり、トランジスタＰ５の基板が電源Ｖccではなく、
そのドレインに接続されている点のみが相違する。図２
５（ａ）（ｂ）に示す回路において、トランジスタＰ３
をデプレッションタイプとすることにより、一層低レベ
ルの出力電圧を得ることができる。但し、この場合、貫
通電流が生ずる。図２５（ａ）（ｂ）に示す回路は、ノ
ード８ｐ、２ｐ、５ｐ、７ｐに供給される信号によって
反転回路、あるいは非反転回路等になる。
【００６４】図２６（ａ）は、図２５（ａ）（ｂ）に示
す回路を反転回路とする場合の入力回路を示すものであ
る。この入力回路において、入力ノードＩＮ１はノード
８ｐ、７ｐに接続されている。さらに、入力ノードＩＮ
１はインバータ回路２６１を介してノード２ｐ、５ｐに
接続されている。したがって、入力ノードＩＮ１から入
力された信号は、図２５（ａ）（ｂ）に示す回路の出力
ノードＯＴ１から反転して出力される。
す回路を反転回路とする場合の入力回路を示すものであ
る。この入力回路において、入力ノードＩＮ１はノード
８ｐ、７ｐに接続されている。さらに、入力ノードＩＮ
１はインバータ回路２６１を介してノード２ｐ、５ｐに
接続されている。したがって、入力ノードＩＮ１から入
力された信号は、図２５（ａ）（ｂ）に示す回路の出力
ノードＯＴ１から反転して出力される。
【００６５】図２６（ｂ）は、図２５（ａ）（ｂ）に示
す回路を非反転回路とする場合の入力回路を示すもので
ある。この入力回路において、入力ノードＩＮ１はノー
ド２ｐ、５ｐに接続されている。さらに、入力ノードＩ
Ｎ１は、インバータ回路２６２を介してノード７ｐ、８
ｐに接続されている。したがって、入力ノードＩＮ１か
ら入力された信号は、図２５（ａ）（ｂ）に示す回路の
出力ノードＯＴ１から反転されることなく出力される。
す回路を非反転回路とする場合の入力回路を示すもので
ある。この入力回路において、入力ノードＩＮ１はノー
ド２ｐ、５ｐに接続されている。さらに、入力ノードＩ
Ｎ１は、インバータ回路２６２を介してノード７ｐ、８
ｐに接続されている。したがって、入力ノードＩＮ１か
ら入力された信号は、図２５（ａ）（ｂ）に示す回路の
出力ノードＯＴ１から反転されることなく出力される。
【００６６】図２７（ａ）は、図２５（ａ）（ｂ）に示
す回路を反転トライステート回路とする場合の入力回路
を示すものである。入力ノードＩＮ１とイネーブル信号
入力ノードＥＮはナンド回路２７１の入力ノード、およ
びアンド回路２７２の入力ノードに接続されている。こ
のアンド回路２７２の出力ノードはノード７ｐに接続さ
れ、ナンド回路２７１の出力ノードはノード５ｐ、２ｐ
に接続されている。さらに、ナンド回路２７１の出力ノ
ードはイネーブル信号入力ノードＥＮとともにナンド回
路２７３の入力ノードに接続されている。このナンド回
路２７３の出力ノードはノード８ｐに接続されている。
す回路を反転トライステート回路とする場合の入力回路
を示すものである。入力ノードＩＮ１とイネーブル信号
入力ノードＥＮはナンド回路２７１の入力ノード、およ
びアンド回路２７２の入力ノードに接続されている。こ
のアンド回路２７２の出力ノードはノード７ｐに接続さ
れ、ナンド回路２７１の出力ノードはノード５ｐ、２ｐ
に接続されている。さらに、ナンド回路２７１の出力ノ
ードはイネーブル信号入力ノードＥＮとともにナンド回
路２７３の入力ノードに接続されている。このナンド回
路２７３の出力ノードはノード８ｐに接続されている。
【００６７】図２７（ｂ）は、図２５（ａ）（ｂ）に示
す回路を非反転トライステート回路とする場合の入力回
路を示すものである。入力ノードＩＮ１とイネーブル信
号入力ノードＥＮはナンド回路２７４の入力ノードに接
続されている。このナンド回路２７４の出力ノードはノ
ード８ｐに接続されている。さらに、このナンド回路２
７４の出力ノードはイネーブル信号入力ノードＥＮとと
もに、ナンド回路２７５およびアンド回路２７６の入力
ノードに接続されている。前記アンド回路２７６の出力
ノードはノード７ｐに接続され、ナンド回路２７５の出
力ノードはノード５ｐ、２ｐに接続されている。
す回路を非反転トライステート回路とする場合の入力回
路を示すものである。入力ノードＩＮ１とイネーブル信
号入力ノードＥＮはナンド回路２７４の入力ノードに接
続されている。このナンド回路２７４の出力ノードはノ
ード８ｐに接続されている。さらに、このナンド回路２
７４の出力ノードはイネーブル信号入力ノードＥＮとと
もに、ナンド回路２７５およびアンド回路２７６の入力
ノードに接続されている。前記アンド回路２７６の出力
ノードはノード７ｐに接続され、ナンド回路２７５の出
力ノードはノード５ｐ、２ｐに接続されている。
【００６８】図２８（ａ）は、図２７（ａ）に示すアン
ド回路２７２を省略するための回路例を示すものであ
る。この場合、図２５（ａ）（ｂ）に示すトランジスタ
Ｐ６を図２８（ａ）に示すように、トランジスタＰ６
１、Ｐ６２の並列接続とし、トランジスタＰ６１のゲー
トをイネーブル信号入力ノードＥＮに接続し、トランジ
スタＰ６２のゲートを入力ノードＩＮ１に接続する。
ド回路２７２を省略するための回路例を示すものであ
る。この場合、図２５（ａ）（ｂ）に示すトランジスタ
Ｐ６を図２８（ａ）に示すように、トランジスタＰ６
１、Ｐ６２の並列接続とし、トランジスタＰ６１のゲー
トをイネーブル信号入力ノードＥＮに接続し、トランジ
スタＰ６２のゲートを入力ノードＩＮ１に接続する。
【００６９】図２８（ｂ）は、図２７（ｂ）に示すアン
ド回路２７６を省略するための回路例を示すものであ
る。この場合、図２５（ａ）（ｂ）に示すトランジスタ
Ｐ６を図２８（ｂ）に示すように、トランジスタＰ６
１、Ｐ６２の並列接続とし、トランジスタＰ６１のゲー
トをイネーブル信号入力ノードＥＮに接続し、トランジ
スタＰ６２のゲートを図２７（ｂ）に示すナンド回路２
７４の出力ノードに接続する。図２５（ａ）（ｂ）に示
す回路をこのように変形することにより、図２８（ｂ）
に示すアンド回路２７６を省略することができる。
ド回路２７６を省略するための回路例を示すものであ
る。この場合、図２５（ａ）（ｂ）に示すトランジスタ
Ｐ６を図２８（ｂ）に示すように、トランジスタＰ６
１、Ｐ６２の並列接続とし、トランジスタＰ６１のゲー
トをイネーブル信号入力ノードＥＮに接続し、トランジ
スタＰ６２のゲートを図２７（ｂ）に示すナンド回路２
７４の出力ノードに接続する。図２５（ａ）（ｂ）に示
す回路をこのように変形することにより、図２８（ｂ）
に示すアンド回路２７６を省略することができる。
【００７０】図２９は、図２５（ａ）（ｂ）に示す回路
を反転トライステート回路とする場合の入力回路の他の
例を示すものである。入力ノードＩＮ１とイネーブル信
号入力ノードＥＮはナンド回路２９１の入力ノードに接
続されている。このナンド回路２９１の出力ノードはノ
ード５ｐ、２ｐに接続されている。さらに、ナンド回路
２９１の出力ノードはイネーブル信号入力ノードＥＮと
ともにナンド回路２９２の入力ノードに接続されてい
る。このナンド回路２９２の出力ノードはノード８ｐに
接続されるとともに、イネーブル信号入力ノードＥＮと
もにアンド回路２９３の入力ノードに接続されている。
このアンド回路２９３の出力ノードはノード７ｐに接続
されている。
を反転トライステート回路とする場合の入力回路の他の
例を示すものである。入力ノードＩＮ１とイネーブル信
号入力ノードＥＮはナンド回路２９１の入力ノードに接
続されている。このナンド回路２９１の出力ノードはノ
ード５ｐ、２ｐに接続されている。さらに、ナンド回路
２９１の出力ノードはイネーブル信号入力ノードＥＮと
ともにナンド回路２９２の入力ノードに接続されてい
る。このナンド回路２９２の出力ノードはノード８ｐに
接続されるとともに、イネーブル信号入力ノードＥＮと
もにアンド回路２９３の入力ノードに接続されている。
このアンド回路２９３の出力ノードはノード７ｐに接続
されている。
【００７１】図３０は、図２５（ａ）（ｂ）に示す回路
をアナログ非反転回路、例えば増幅器とする場合の入力
回路を示すものである。この場合、ノード７ｐは電源Ｖ
ccに接続され、ノード５ｐは接地されている。ノード２
ｐは入力ノードＩＮ１に接続され、ノード８ｐはトラン
ジスタＰ４が定電流源となるような直流バイアスに接続
されている。
をアナログ非反転回路、例えば増幅器とする場合の入力
回路を示すものである。この場合、ノード７ｐは電源Ｖ
ccに接続され、ノード５ｐは接地されている。ノード２
ｐは入力ノードＩＮ１に接続され、ノード８ｐはトラン
ジスタＰ４が定電流源となるような直流バイアスに接続
されている。
【００７２】図３１は、図１７（ａ）（ｂ）をＰチャネ
ルＭＯＳトランジスタによって構成した回路であり、図
２５を変形した回路である。図３１において、図２５と
同一部分には、同一符号を付す。
ルＭＯＳトランジスタによって構成した回路であり、図
２５を変形した回路である。図３１において、図２５と
同一部分には、同一符号を付す。
【００７３】この回路は、トランジスタＰ３のゲートを
接地した状態で、ノード７ｐ、５ｐ、９ｎ、８ｐの関係
によって反転、非反転回路等となる。すなわち、図３１
（ａ）（ｂ）において、トランジスタＰ３のゲートは接
地されている。このトランジスタＰ３のドレインには、
ＮチャネルＭＯＳトランジスタＮ７のドレインが接続さ
れている。このトランジスタＮ７のＰ wellはソースと
ともに接地されている。このトランジスタＮ７のゲート
は、ノード９ｎに接続されている。
接地した状態で、ノード７ｐ、５ｐ、９ｎ、８ｐの関係
によって反転、非反転回路等となる。すなわち、図３１
（ａ）（ｂ）において、トランジスタＰ３のゲートは接
地されている。このトランジスタＰ３のドレインには、
ＮチャネルＭＯＳトランジスタＮ７のドレインが接続さ
れている。このトランジスタＮ７のＰ wellはソースと
ともに接地されている。このトランジスタＮ７のゲート
は、ノード９ｎに接続されている。
【００７４】この回路において、トランジスタＰ３をデ
ィプレッションタイプとした場合、出力ノードＯＴ１に
より低い電位が出る。しかも、トランジスタＰ３には、
ＮチャネルＭＯＳトランジスタＮ７が直列接続されてい
るため、直流貫通電流が流れることがない。
ィプレッションタイプとした場合、出力ノードＯＴ１に
より低い電位が出る。しかも、トランジスタＰ３には、
ＮチャネルＭＯＳトランジスタＮ７が直列接続されてい
るため、直流貫通電流が流れることがない。
【００７５】また、出力ノードＯＴ１から出力される電
位の振幅を抑えるには、トランジスタＰ３の閾値を高く
したり、トランジスタＰ５の閾値を高くする。あるいは
ノード５ｐの電位を高くすればよい。
位の振幅を抑えるには、トランジスタＰ３の閾値を高く
したり、トランジスタＰ５の閾値を高くする。あるいは
ノード５ｐの電位を高くすればよい。
【００７６】図３２（ａ）は、図３１（ａ）（ｂ）に示
す回路を反転回路とする場合の入力回路を示すものであ
る。この入力回路において、入力ノードＩＮ１はノード
７ｐ、８ｐ、９ｎに接続され、さらに、入力ノードＩＮ
１はインバータ回路３２１を介してノード５ｐに接続さ
れている。
す回路を反転回路とする場合の入力回路を示すものであ
る。この入力回路において、入力ノードＩＮ１はノード
７ｐ、８ｐ、９ｎに接続され、さらに、入力ノードＩＮ
１はインバータ回路３２１を介してノード５ｐに接続さ
れている。
【００７７】図３２（ｂ）は、図３１（ａ）（ｂ）に示
す回路を反転回路とする場合の入力回路を示すものであ
る。この入力回路において、ノード５ｐは接地され、ノ
ード７ｐ、８ｐ、９ｎは入力ノードＩＮ１に接続されて
いる。
す回路を反転回路とする場合の入力回路を示すものであ
る。この入力回路において、ノード５ｐは接地され、ノ
ード７ｐ、８ｐ、９ｎは入力ノードＩＮ１に接続されて
いる。
【００７８】図３３は、図３１（ａ）（ｂ）に示す回路
を非反転トライステート回路とする場合の入力回路を示
すものである。入力ノードＩＮ１とイネーブル信号入力
ノードＥＮはナンド回路３３１の入力ノードに接続され
ている。このナンド回路３３１の出力ノードはノード８
ｐに接続されている。また、前記イネーブル信号入力ノ
ードＥＮはインバータ回路３３２を介してノア回路３３
３の一方入力ノードに接続されている。このノア回路３
３３の他方入力ノードには入力ノードＩＮ１が接続され
ている。このノア回路３３３の出力ノードはノード９
ｎ、７ｐに接続されている。さらに、前記インバータ回
路３３２の出力ノードおよび入力ノードＩＮ１はオア回
路３３４の入力ノードに接続され、このオア回路３３４
の出力ノードはノード５ｐに接続されている。図３４
（ａ）（ｂ）は、図３３に示すオア回路３３４を省略す
るための回路例を示すものである。
を非反転トライステート回路とする場合の入力回路を示
すものである。入力ノードＩＮ１とイネーブル信号入力
ノードＥＮはナンド回路３３１の入力ノードに接続され
ている。このナンド回路３３１の出力ノードはノード８
ｐに接続されている。また、前記イネーブル信号入力ノ
ードＥＮはインバータ回路３３２を介してノア回路３３
３の一方入力ノードに接続されている。このノア回路３
３３の他方入力ノードには入力ノードＩＮ１が接続され
ている。このノア回路３３３の出力ノードはノード９
ｎ、７ｐに接続されている。さらに、前記インバータ回
路３３２の出力ノードおよび入力ノードＩＮ１はオア回
路３３４の入力ノードに接続され、このオア回路３３４
の出力ノードはノード５ｐに接続されている。図３４
（ａ）（ｂ）は、図３３に示すオア回路３３４を省略す
るための回路例を示すものである。
【００７９】図３４（ａ）は、図３１（ａ）に示すトラ
ンジスタＰ５を、トランジスタＰ５１、Ｐ５２の直列回
路とし、トランジスタＰ５１のゲートを入力ノードＩＮ
１に接続し、トランジスタＰ５２のゲートをイネーブル
信号入力ノード／ＥＮに接続したものである。
ンジスタＰ５を、トランジスタＰ５１、Ｐ５２の直列回
路とし、トランジスタＰ５１のゲートを入力ノードＩＮ
１に接続し、トランジスタＰ５２のゲートをイネーブル
信号入力ノード／ＥＮに接続したものである。
【００８０】図３４（ｂ）は、図３１（ｂ）に示すトラ
ンジスタＰ５を、図３４（ａ）と同様にトランジスタＰ
５１、Ｐ５２の直列回路とし、トランジスタＰ５１のゲ
ートを入力ノードＩＮ１に接続し、トランジスタＰ５２
のゲートをイネーブル信号入力ノード／ＥＮに接続す
る。そして、さらに、これらトランジスタＰ５１、Ｐ５
２のＮ wellをそれぞれトランジスタＰ５１、Ｐ５２の
ソースに接続したものである。この場合、トランジスタ
Ｐ５１のＮ wellはトランジスタＰ５２のソースに接続
してもよい。図３１に示す回路をこのように変形するこ
とにより、図３３に示すオア回路３３４を省略すること
ができる。
ンジスタＰ５を、図３４（ａ）と同様にトランジスタＰ
５１、Ｐ５２の直列回路とし、トランジスタＰ５１のゲ
ートを入力ノードＩＮ１に接続し、トランジスタＰ５２
のゲートをイネーブル信号入力ノード／ＥＮに接続す
る。そして、さらに、これらトランジスタＰ５１、Ｐ５
２のＮ wellをそれぞれトランジスタＰ５１、Ｐ５２の
ソースに接続したものである。この場合、トランジスタ
Ｐ５１のＮ wellはトランジスタＰ５２のソースに接続
してもよい。図３１に示す回路をこのように変形するこ
とにより、図３３に示すオア回路３３４を省略すること
ができる。
【００８１】図３５は、図３１（ａ）（ｂ）に示す回路
をアナログ反転回路、例えば増幅器とする場合の入力回
路を示すものである。この場合、ノード７ｐは電源Ｖcc
に接続され、ノード５ｐは接地される。ノード８ｐ、９
ｎは入力ノードＩＮ１に接続される。この場合、ノード
８ｐにトランジスタＰ４が定電流源となるような直流バ
イアスを与えてもよい。図３６（ａ）（ｂ）は、図９
（ｂ）、図１０（ｂ）に示す回路を、クロック信号によ
って動作制御するようにしたものである。
をアナログ反転回路、例えば増幅器とする場合の入力回
路を示すものである。この場合、ノード７ｐは電源Ｖcc
に接続され、ノード５ｐは接地される。ノード８ｐ、９
ｎは入力ノードＩＮ１に接続される。この場合、ノード
８ｐにトランジスタＰ４が定電流源となるような直流バ
イアスを与えてもよい。図３６（ａ）（ｂ）は、図９
（ｂ）、図１０（ｂ）に示す回路を、クロック信号によ
って動作制御するようにしたものである。
【００８２】すなわち、図３６（ａ）（ｂ）において、
トランジスタＰ３のドレインには、ＮチャネルＭＯＳト
ランジスタＮ９のドレインが接続されている。このトラ
ンジスタＮ９のＰ wellはソースとともに接地されてい
る。このトランジスタＮ９のゲートは、ノード２０ｎに
接続されている。さらに、トランジスタＰ４のソースに
はＰチャネルＭＯＳトランジスタＰ９のドレインが接続
されている。このトランジスタＰ９の基板はトランジス
タＰ４の基板とともにソースに接続されている。このト
ランジスタＰ９のゲートは、ノード２０ｐに接続されて
いる。図３７は、図３６に示す回路をクロック信号によ
って制御するための入力回路である。
トランジスタＰ３のドレインには、ＮチャネルＭＯＳト
ランジスタＮ９のドレインが接続されている。このトラ
ンジスタＮ９のＰ wellはソースとともに接地されてい
る。このトランジスタＮ９のゲートは、ノード２０ｎに
接続されている。さらに、トランジスタＰ４のソースに
はＰチャネルＭＯＳトランジスタＰ９のドレインが接続
されている。このトランジスタＰ９の基板はトランジス
タＰ４の基板とともにソースに接続されている。このト
ランジスタＰ９のゲートは、ノード２０ｐに接続されて
いる。図３７は、図３６に示す回路をクロック信号によ
って制御するための入力回路である。
【００８３】図３７（ａ）において、入力ノードＩＮ１
は前記ノード２０ｐ、２０ｎに接続されている。クロッ
ク信号入力ノードφはノード７ｐに接続されるととも
に、インバータ回路３７１を介してノード５ｐ、２ｐ、
８ｐに接続されている。このように、トランジスタＰ
３、Ｐ４、Ｐ５のノード２ｐ、５ｐ、８ｐにクロック信
号を供給し、トランジスタＰ９、Ｎ９に入力信号を供給
することにより、クロック信号φと／φの位相のずれに
より、誤動作が生じないものである。この場合、クロッ
ク信号φの立ち上がりに同期して入力信号を出力ノード
ＯＴ１に転送するものと仮定する。
は前記ノード２０ｐ、２０ｎに接続されている。クロッ
ク信号入力ノードφはノード７ｐに接続されるととも
に、インバータ回路３７１を介してノード５ｐ、２ｐ、
８ｐに接続されている。このように、トランジスタＰ
３、Ｐ４、Ｐ５のノード２ｐ、５ｐ、８ｐにクロック信
号を供給し、トランジスタＰ９、Ｎ９に入力信号を供給
することにより、クロック信号φと／φの位相のずれに
より、誤動作が生じないものである。この場合、クロッ
ク信号φの立ち上がりに同期して入力信号を出力ノード
ＯＴ１に転送するものと仮定する。
【００８４】図３７（ｂ）において、入力ノードＩＮ１
はノード７ｐ、８ｐに接続されるとともに、インバータ
回路３７２を介してノード２ｐ、５ｐに接続されてい
る。クロック信号入力ノード／φは前記ノード２０ｐに
接続されるとともに、インバータ回路３７３を介してノ
ード２０ｎに接続されている。なお、図３６（ａ）
（ｂ）において、トランジスタＰ４、Ｐ９を削除すれ
ば、オープン・ドレイン・タイプのクロックド・プルダ
ウン回路となる。
はノード７ｐ、８ｐに接続されるとともに、インバータ
回路３７２を介してノード２ｐ、５ｐに接続されてい
る。クロック信号入力ノード／φは前記ノード２０ｐに
接続されるとともに、インバータ回路３７３を介してノ
ード２０ｎに接続されている。なお、図３６（ａ）
（ｂ）において、トランジスタＰ４、Ｐ９を削除すれ
ば、オープン・ドレイン・タイプのクロックド・プルダ
ウン回路となる。
【００８５】図３８は、図３１の出力電圧の立ち下がり
を早くするための回路を示すものである。この場合、図
３１（ａ）（ｂ）に示すトランジスタＮ７を、図３８に
示すように、ＮチャネルＭＯＳトランジスタＮ７にＰチ
ャネルＭＯＳトランジスタＰ７１を並列接続し、トラン
ジスタＰ７１の基板をそのソースに接続する。さらに、
ノード９ｎに接続されたトランジスタＮ７のゲートをイ
ンバータ回路３８１を介してトランジスタＰ７１のゲー
トに接続する。このような構成とすることにより、出力
ノードＯＴ１の出力電圧の立ち下がりを高速化できる。
図３９は、図５を改良した実施例である。
を早くするための回路を示すものである。この場合、図
３１（ａ）（ｂ）に示すトランジスタＮ７を、図３８に
示すように、ＮチャネルＭＯＳトランジスタＮ７にＰチ
ャネルＭＯＳトランジスタＰ７１を並列接続し、トラン
ジスタＰ７１の基板をそのソースに接続する。さらに、
ノード９ｎに接続されたトランジスタＮ７のゲートをイ
ンバータ回路３８１を介してトランジスタＰ７１のゲー
トに接続する。このような構成とすることにより、出力
ノードＯＴ１の出力電圧の立ち下がりを高速化できる。
図３９は、図５を改良した実施例である。
【００８６】図３９（ａ）において、トランジスタＮ４
の基板、すなわち、ノード４ｎにはＮチャネルＭＯＳト
ランジスタＮ１０のソースが接続されている。このトラ
ンジスタＮ１０のドレインはノード３０ｎに接続され、
ゲートはノード３１ｎに接続されている。ノード１ｎと
ノード３０ｎの電位の関係は、以下で述べるようにＶ4n
max −0.6 ≦ max((Ｖ2n−Ｖthn), Ｖ1n) とする。0.6V
はＰＮ接合電位とする。
の基板、すなわち、ノード４ｎにはＮチャネルＭＯＳト
ランジスタＮ１０のソースが接続されている。このトラ
ンジスタＮ１０のドレインはノード３０ｎに接続され、
ゲートはノード３１ｎに接続されている。ノード１ｎと
ノード３０ｎの電位の関係は、以下で述べるようにＶ4n
max −0.6 ≦ max((Ｖ2n−Ｖthn), Ｖ1n) とする。0.6V
はＰＮ接合電位とする。
【００８７】このような構成において、トランジスタＮ
１０がオンした場合、トランジスタＮ１０はノード１
ｎ、４ｎ、３ｎがそれぞれコレクタ、ベース、エミッタ
となるバイポーラトランジスタにベース電流を供給する
電流通路となり、ノード３ｎの電位を引き上げる動作を
する。しかも、バイポーラ動作しているため、ノード３
ｎの初期電位を引き上げる速度が高速なものである。高
速動作する理由は次のようである。トランジスタＮ３で
は、トランジスタＮ１０はノード４ｎを、 ノード３０ｎの電位−ＶTHNB （ＶTHNB：バックゲートバイアス効果により見掛上高く
なった閾値） または、 ノード３１ｎの電位−ＶTHNB
１０がオンした場合、トランジスタＮ１０はノード１
ｎ、４ｎ、３ｎがそれぞれコレクタ、ベース、エミッタ
となるバイポーラトランジスタにベース電流を供給する
電流通路となり、ノード３ｎの電位を引き上げる動作を
する。しかも、バイポーラ動作しているため、ノード３
ｎの初期電位を引き上げる速度が高速なものである。高
速動作する理由は次のようである。トランジスタＮ３で
は、トランジスタＮ１０はノード４ｎを、 ノード３０ｎの電位−ＶTHNB （ＶTHNB：バックゲートバイアス効果により見掛上高く
なった閾値） または、 ノード３１ｎの電位−ＶTHNB
【００８８】の低いほうの値（Ｖ4nmax とする）よりも
高く引き上げることができない。したがって、バポーラ
トランジスタは、ノード３ｎの電位がＶ4nmax − 0.6Ｖ
程度となるとオフしてしまう。一方、トランジスタＮ３
において、ノード３ｎは、
高く引き上げることができない。したがって、バポーラ
トランジスタは、ノード３ｎの電位がＶ4nmax − 0.6Ｖ
程度となるとオフしてしまう。一方、トランジスタＮ３
において、ノード３ｎは、
【００８９】（ノード２ｎの電位−ＶTHN ）または（ノ
ード１ｎの電位）の低い方まで引き上げる能力を有して
いる。この値をＶ4nmax −0.6 よりも高く設定しておけ
ば、最終的なノード３ｎのレベルは、トランジスタＮ１
０が無い場合と同じとなる。
ード１ｎの電位）の低い方まで引き上げる能力を有して
いる。この値をＶ4nmax −0.6 よりも高く設定しておけ
ば、最終的なノード３ｎのレベルは、トランジスタＮ１
０が無い場合と同じとなる。
【００９０】バイポーラトランジスタを高速にオンさせ
た場合、ノード３ｎのレベルに影響させないこと以外
に、ラッチアップの危険を極力回避する効果も有してい
る。ＣＭＯＳ構造においては、寄生バイポーラトランジ
スタをオンさせると、基板に流れる電流が大きくなり、
ラッチアップの原因となる。この実施例の回路の場合、
オンする時間が短く、ラッチアップに対する危険が少な
い利点を有している。
た場合、ノード３ｎのレベルに影響させないこと以外
に、ラッチアップの危険を極力回避する効果も有してい
る。ＣＭＯＳ構造においては、寄生バイポーラトランジ
スタをオンさせると、基板に流れる電流が大きくなり、
ラッチアップの原因となる。この実施例の回路の場合、
オンする時間が短く、ラッチアップに対する危険が少な
い利点を有している。
【００９１】図３９（ｂ）は、図５（ｂ）に示すトラン
ジスタＰ４の基板、すなわち、ノード４ｎにはＰチャネ
ルＭＯＳトランジスタＰ１０のソースが接続されてい
る。このトランジスタＰ１０のドレインはノード３０ｐ
に接続され、ゲートはノード３１ｐに接続されている。
ノード１ｐとノード３０ｐの電位の関係は、Ｖ4pmin ＋
0.6 ≧ min (( Ｖ2p＋｜Ｖthp ｜),Ｖ1P) とする。
ジスタＰ４の基板、すなわち、ノード４ｎにはＰチャネ
ルＭＯＳトランジスタＰ１０のソースが接続されてい
る。このトランジスタＰ１０のドレインはノード３０ｐ
に接続され、ゲートはノード３１ｐに接続されている。
ノード１ｐとノード３０ｐの電位の関係は、Ｖ4pmin ＋
0.6 ≧ min (( Ｖ2p＋｜Ｖthp ｜),Ｖ1P) とする。
【００９２】上記構成において、トランジスタＰ１０が
オンした場合、トランジスタＰ１０はノード１ｐ、４
ｐ、３ｐがそれぞれコレクタ、ベース、エミッタとなる
バイポーラトランジスタにベース電流を供給する電流パ
スとなり、ノード３ｐの電位を引下げる動作をする。
オンした場合、トランジスタＰ１０はノード１ｐ、４
ｐ、３ｐがそれぞれコレクタ、ベース、エミッタとなる
バイポーラトランジスタにベース電流を供給する電流パ
スとなり、ノード３ｐの電位を引下げる動作をする。
【００９３】図４０（ａ）は、図６（ａ）に示す回路
に、図３９（ａ）に示すトランジスタＮ１０を接続した
ものであり、図４０（ｂ）は、図６（ｂ）に示す回路
に、図３９（ａ）に示すトランジスタＮ１０を接続した
ものである。この回路の動作は図３９（ａ）と同様であ
る。
に、図３９（ａ）に示すトランジスタＮ１０を接続した
ものであり、図４０（ｂ）は、図６（ｂ）に示す回路
に、図３９（ａ）に示すトランジスタＮ１０を接続した
ものである。この回路の動作は図３９（ａ）と同様であ
る。
【００９４】図４１（ａ）（ｂ）は、図７（ａ）（ｂ）
に示すトランジスタＰ３の基板に前記トランジスタＰ１
０のソースを接続したものである。この回路の動作は図
３９（ｂ）と同様である。図４２（ａ）（ｂ）は、それ
ぞれ図８（ａ）（ｂ）に示すトランジスタＮ３、Ｐ３の
基板に前記トランジスタＮ１０、Ｐ１０のソースを接続
したものである。図４３（ａ）（ｂ）は、それぞれ図９
（ａ）（ｂ）に示すトランジスタＮ３、Ｐ３の基板に前
記トランジスタＮ１０、Ｐ１０のソースを接続したもの
である。
に示すトランジスタＰ３の基板に前記トランジスタＰ１
０のソースを接続したものである。この回路の動作は図
３９（ｂ）と同様である。図４２（ａ）（ｂ）は、それ
ぞれ図８（ａ）（ｂ）に示すトランジスタＮ３、Ｐ３の
基板に前記トランジスタＮ１０、Ｐ１０のソースを接続
したものである。図４３（ａ）（ｂ）は、それぞれ図９
（ａ）（ｂ）に示すトランジスタＮ３、Ｐ３の基板に前
記トランジスタＮ１０、Ｐ１０のソースを接続したもの
である。
【００９５】図４４（ａ）（ｂ）は、それぞれ図１０
（ａ）（ｂ）に示すトランジスタＮ３、Ｐ３の基板に前
記トランジスタＮ１０、Ｐ１０のソースを接続したもの
である。
（ａ）（ｂ）に示すトランジスタＮ３、Ｐ３の基板に前
記トランジスタＮ１０、Ｐ１０のソースを接続したもの
である。
【００９６】図４２乃至図４４において、ノード１ｎと
ノード３０ｎおよびノード１ｐとノード３０ｐの電位の
関係は、図３９に示す回路と同様であり、トランジスタ
Ｎ１０、Ｐ１０の動作は、基本的に図３９に示す回路と
同様である。尚、この発明は上記実施例に限定されるも
のではなく、発明の要旨を変えない範囲において、種々
変形実施可能なことは勿論である。
ノード３０ｎおよびノード１ｐとノード３０ｐの電位の
関係は、図３９に示す回路と同様であり、トランジスタ
Ｎ１０、Ｐ１０の動作は、基本的に図３９に示す回路と
同様である。尚、この発明は上記実施例に限定されるも
のではなく、発明の要旨を変えない範囲において、種々
変形実施可能なことは勿論である。
【００９７】
【発明の効果】以上詳述したようにこの発明によれば、
簡単な回路構成により、出力ノードに接続されるトラン
ジスタを同一導電形とした場合においても、所望のレベ
ルの出力電圧を得ることが可能な出力回路を提供でき
る。
簡単な回路構成により、出力ノードに接続されるトラン
ジスタを同一導電形とした場合においても、所望のレベ
ルの出力電圧を得ることが可能な出力回路を提供でき
る。
【図１】この発明の第１の実施例を示す回路図。
【図２】この発明の第２の実施例を示す回路図。
【図３】この発明の第３の実施例を示すものであり、図
１に示す回路を変形した回路図。
１に示す回路を変形した回路図。
【図４】この発明の第３の実施例を示すものであり、図
２に示す回路を変形した回路図。
２に示す回路を変形した回路図。
【図５】図１、図２に示す回路の基本概念を示す回路
図。
図。
【図６】図５（ａ）に示すスイッチ素子をＮチャネルＭ
ＯＳトランジスタによって構成した回路図。
ＯＳトランジスタによって構成した回路図。
【図７】図５（ｂ）に示すスイッチ素子をトランジスタ
Ｎ３、スイッチ素子Ｎ５をＰチャネルＭＯＳトランジス
タＰ３、Ｐ５によって構成した回路図。
Ｎ３、スイッチ素子Ｎ５をＰチャネルＭＯＳトランジス
タＰ３、Ｐ５によって構成した回路図。
【図８】図３、図４に示す回路の基本概念を示す回路
図。
図。
【図９】図９（ａ）は、図８（ａ）に示すスイッチ素子
ＳＷ１、ＳＷ２をＮチャネルＭＯＳトランジスタＮ５、
Ｎ６によって構成した回路図、図９（ｂ）は、図８
（ｂ）に示すスイッチ素子ＳＷ１、ＳＷ２をＰチャネル
ＭＯＳトランジスタＰ５、Ｐ６によって構成した回路
図。
ＳＷ１、ＳＷ２をＮチャネルＭＯＳトランジスタＮ５、
Ｎ６によって構成した回路図、図９（ｂ）は、図８
（ｂ）に示すスイッチ素子ＳＷ１、ＳＷ２をＰチャネル
ＭＯＳトランジスタＰ５、Ｐ６によって構成した回路
図。
【図１０】図９（ａ）（ｂ）を図４に対応して変形した
回路図。
回路図。
【図１１】図１１（ａ）（ｂ）は、それぞれ図９
（ａ）、図１０（ａ）を変形した回路図。
（ａ）、図１０（ａ）を変形した回路図。
【図１２】図１２（ａ）は、図１１（ａ）（ｂ）に示す
回路を反転回路とする場合の入力回路図、図１２（ｂ）
は、図１１（ａ）（ｂ）に示す回路を非反転回路とする
場合の入力回路図。
回路を反転回路とする場合の入力回路図、図１２（ｂ）
は、図１１（ａ）（ｂ）に示す回路を非反転回路とする
場合の入力回路図。
【図１３】図１３（ａ）は、図１１（ａ）（ｂ）に示す
回路を反転トライステート回路とする場合の入力回路
図、図１３（ｂ）は、図１１（ａ）（ｂ）に示す回路を
非反転トライステート回路とする場合の入力回路図。
回路を反転トライステート回路とする場合の入力回路
図、図１３（ｂ）は、図１１（ａ）（ｂ）に示す回路を
非反転トライステート回路とする場合の入力回路図。
【図１４】図１４（ａ）は、図１３（ａ）に示すオア回
路１３１を省略するための回路図、図１４（ｂ）は、図
１３（ｂ）に示すオア回路１３５を省略するための回路
図。
路１３１を省略するための回路図、図１４（ｂ）は、図
１３（ｂ）に示すオア回路１３５を省略するための回路
図。
【図１５】図１１（ａ）（ｂ）に示す回路を反転トライ
ステート回路とする場合の入力回路の他の例を示す回路
図。
ステート回路とする場合の入力回路の他の例を示す回路
図。
【図１６】図１１（ａ）（ｂ）に示す回路をアナログ非
反転回路とする場合の入力回路図。
反転回路とする場合の入力回路図。
【図１７】図１７は、図１１（ａ）（ｂ）を変形した回
路図。
路図。
【図１８】図１８（ａ）は、図１７（ａ）（ｂ）に示す
回路を反転回路とする場合の入力回路図、図１８（ｂ）
は、図１７（ａ）（ｂ）に示す回路を反転回路とする場
合の入力回路図。
回路を反転回路とする場合の入力回路図、図１８（ｂ）
は、図１７（ａ）（ｂ）に示す回路を反転回路とする場
合の入力回路図。
【図１９】図１７（ａ）（ｂ）に示す回路を非反転トラ
イステート回路とする場合の入力回路。
イステート回路とする場合の入力回路。
【図２０】図２０（ａ）（ｂ）は、それぞれ図１９
（ａ）に示すアンド回路１９１を省略するための回路
図。
（ａ）に示すアンド回路１９１を省略するための回路
図。
【図２１】図１７（ａ）（ｂ）に示す回路をアナログ反
転回路とする場合の入力回路図。
転回路とする場合の入力回路図。
【図２２】図１７（ａ）（ｂ）に示す回路の一部を示す
ものであり、出力ノードＯＴ１の出力電圧の立ち上がり
を高速化するための回路図。
ものであり、出力ノードＯＴ１の出力電圧の立ち上がり
を高速化するための回路図。
【図２３】図２３（ａ）（ｂ）は、それぞれ図９
（ａ）、図１０（ａ）に示す回路を、クロック信号によ
って動作制御するようにした回路図。
（ａ）、図１０（ａ）に示す回路を、クロック信号によ
って動作制御するようにした回路図。
【図２４】図２４（ａ）（ｂ）は、それぞれ図２３に示
す回路をクロック信号によって制御するための入力回路
図。
す回路をクロック信号によって制御するための入力回路
図。
【図２５】図２５（ａ）（ｂ）は、それぞれ図１１に示
す回路をＰチャネルＭＯＳトランジスタによって構成し
た
す回路をＰチャネルＭＯＳトランジスタによって構成し
た
【図２６】図２６（ａ）は、図２５（ａ）（ｂ）に示す
回路を反転回路とする場合の入力回路図、図２６（ｂ）
は、図２５（ａ）（ｂ）に示す回路を非反転回路とする
場合の入力回路図。
回路を反転回路とする場合の入力回路図、図２６（ｂ）
は、図２５（ａ）（ｂ）に示す回路を非反転回路とする
場合の入力回路図。
【図２７】図２７（ａ）は、図２５（ａ）（ｂ）に示す
回路を反転トライステート回路とする場合の入力回路
図、図２７（ｂ）は、図２５（ａ）（ｂ）に示す回路を
非反転トライステート回路とする場合の入力回路図。
回路を反転トライステート回路とする場合の入力回路
図、図２７（ｂ）は、図２５（ａ）（ｂ）に示す回路を
非反転トライステート回路とする場合の入力回路図。
【図２８】図２８（ａ）は、図２７（ａ）に示すアンド
回路２７２を省略するための回路図、図２８（ｂ）は、
図２７（ｂ）に示すアンド回路２７６を省略するための
回路
回路２７２を省略するための回路図、図２８（ｂ）は、
図２７（ｂ）に示すアンド回路２７６を省略するための
回路
【図２９】図２５（ａ）（ｂ）に示す回路を反転トライ
ステート回路とする場合の他の入力回路図。
ステート回路とする場合の他の入力回路図。
【図３０】図２５（ａ）（ｂ）に示す回路をアナログ非
反転回路とする場合の入力回路図。
反転回路とする場合の入力回路図。
【図３１】図３１（ａ）（ｂ）は、それぞれ図１７
（ａ）（ｂ）をＰチャネルＭＯＳトランジスタによって
構成した回路図。
（ａ）（ｂ）をＰチャネルＭＯＳトランジスタによって
構成した回路図。
【図３２】図３２（ａ）は、図３１（ａ）（ｂ）に示す
回路を反転回路とする場合の入力回路図、図３２（ｂ）
は、図３１（ａ）（ｂ）に示す回路を反転回路とする場
合の入力回路図。
回路を反転回路とする場合の入力回路図、図３２（ｂ）
は、図３１（ａ）（ｂ）に示す回路を反転回路とする場
合の入力回路図。
【図３３】図３１（ａ）（ｂ）に示す回路を非反転トラ
イステート回路とする場合の入力回路図。
イステート回路とする場合の入力回路図。
【図３４】図３４（ａ）（ｂ）は、それぞれ図３３に示
すオア回路３３４を省略するための回路図。
すオア回路３３４を省略するための回路図。
【図３５】図３１（ａ）（ｂ）に示す回路をアナログ反
転回路とする場合の入力回路図。
転回路とする場合の入力回路図。
【図３６】図３６（ａ）（ｂ）は、それぞれ図９
（ｂ）、図１０（ｂ）に示す回路を、クロック信号によ
って動作制御するための回路図。
（ｂ）、図１０（ｂ）に示す回路を、クロック信号によ
って動作制御するための回路図。
【図３７】図３６に示す回路をクロック信号によって制
御するための入力回路図。
御するための入力回路図。
【図３８】図３１の出力電圧の立ち下がりを早くするた
めの回路図。
めの回路図。
【図３９】図３９（ａ）（ｂ）は、それぞれ図５を改良
した実施例を示す回路図。
した実施例を示す回路図。
【図４０】図４０（ａ）は、図６（ａ）に示す回路に、
図３９（ａ）に示すトランジスタＮ１０を接続した回路
図、図４０（ｂ）は、図６（ｂ）に示す回路に、図３９
（ａ）に示すトランジスタＮ１０を接続した回路図。
図３９（ａ）に示すトランジスタＮ１０を接続した回路
図、図４０（ｂ）は、図６（ｂ）に示す回路に、図３９
（ａ）に示すトランジスタＮ１０を接続した回路図。
【図４１】図４１（ａ）（ｂ）は、それぞれ図７（ａ）
（ｂ）に示すトランジスタＰ３の基板に前記トランジス
タＰ１０のソースを接続した回路図。
（ｂ）に示すトランジスタＰ３の基板に前記トランジス
タＰ１０のソースを接続した回路図。
【図４２】図４２（ａ）（ｂ）は、それぞれ図８（ａ）
（ｂ）に示すトランジスタＮ３、Ｐ３の基板に前記トラ
ンジスタＮ１０、Ｐ１０のソースを接続した
（ｂ）に示すトランジスタＮ３、Ｐ３の基板に前記トラ
ンジスタＮ１０、Ｐ１０のソースを接続した
【図４３】図４３（ａ）（ｂ）は、それぞれ図９（ａ）
（ｂ）に示すトランジスタＮ３、Ｐ３の基板に前記トラ
ンジスタＮ１０、Ｐ１０のソースを接続した回路図。
（ｂ）に示すトランジスタＮ３、Ｐ３の基板に前記トラ
ンジスタＮ１０、Ｐ１０のソースを接続した回路図。
【図４４】図４４（ａ）（ｂ）は、それぞれ図１０
（ａ）（ｂ）に示すトランジスタＮ３、Ｐ３の基板に前
記トランジスタＮ１０、Ｐ１０のソースを接続した回路
図。
（ａ）（ｂ）に示すトランジスタＮ３、Ｐ３の基板に前
記トランジスタＮ１０、Ｐ１０のソースを接続した回路
図。
【図４５】従来の出力回路の一例を示す回路図。
【図４６】従来の出力回路の一例を示す回路図。
Ｎ３〜Ｎ１０…ＮチャネルＭＯＳトランジスタ、Ｐ３〜
Ｐ１０…ＰチャネルＭＯＳトランジスタ、ＩＮ１…入力
ノード、ＯＴ１…出力ノード、ＩＶ１…インバータ回
路。
Ｐ１０…ＰチャネルＭＯＳトランジスタ、ＩＮ１…入力
ノード、ＯＴ１…出力ノード、ＩＶ１…インバータ回
路。
Claims (13)
- 【請求項１】 第１の電源および第２の電源の相互間に
電流通路が直列接続され、入力信号に応じて交互に導通
される同一導電型の第１、第２のトランジスタと、 これらトランジスタの相互接続点に接続された出力端子
と、 電流通路の一端が前記出力端子に接続され、他端が前記
第１のトランジスタのバックゲートに接続された第３の
トランジスタと、 を具備したことを特徴とする出力回路。 - 【請求項２】 前記第３のトランジスタのゲートは、一
定の電位に接続されていることを特徴とする請求項１記
載の出力回路。 - 【請求項３】 前記第３のトランジスタのゲートには、
入力信号が供給されることを特徴とする請求項１記載の
出力回路。 - 【請求項４】 前記第３のトランジスタのバックゲート
は、前記第１のトランジスタのバックゲートに接続され
ていることを特徴とする請求項２または３記載の出力回
路。 - 【請求項５】 第１の電源および第２の電源の相互間に
電流通路が直列接続され入力信号に応じて交互に導通さ
れる同一導電型の第１、第２のトランジスタと、 これらトランジスタの相互接続点に接続された出力端子
と、 電流通路の一端が前記出力端子に接続され、他端が前記
第１のトランジスタのバックゲートに接続された第３の
トランジスタと、 電流通路が前記第１のトランジスタのバックゲートと一
定電位との間に接続され、前記入力信号に応じて導通さ
れる第４のトランジスタと、 を具備したことを特徴とする出力回路。 - 【請求項６】 前記第３のトランジスタのゲートは、一
定電位に接続されていることを特徴とする請求項５記載
の出力回路。 - 【請求項７】 前記第３のトランジスタのゲートには、
入力信号が供給されることを特徴とする請求項５または
６記載の出力回路。 - 【請求項８】 前記第３のトランジスタのバックゲート
は、前記第１のトランジスタのバックゲートに接続され
ていることを特徴とする請求項５記載の出力回路。 - 【請求項９】 前記第４のトランジスタのバックゲート
は、前記一定電位に接続されていることを特徴とする請
求項５記載の出力回路。 - 【請求項１０】 電流通路の一端が第１の電位に接続さ
れ、第１の入力信号に応じて導通される第１導電型の第
１のトランジスタと、 電流通路の一端が前記第１のトランジスタの電流通路の
他端に接続され、電流通路の他端が前記出力端子に接続
され、ゲートが前記第１の電位に接続された第２導電型
の第２のトランジスタと、 電流通路の一端が前記出力端子に接続され、他端が第２
の電位に接続され、第２の入力信号に応じて導通される
第２導電型の第３のトランジスタと、 電流通路の一端が前記第２のトランジスタのバックゲー
トに接続され、他端が前記出力端子に接続され、第３の
入力信号に応じて導通される第２導電型の第４のトラン
ジスタと、 電流通路の一端が前記第２のトランジスタのバックゲー
トに接続され、他端が前記第２の電位に接続され、第４
の入力信号に応じて導通される第２導電型の第５のトラ
ンジスタと、 を具備したことを特徴とする出力回路。 - 【請求項１１】 前記第４のトランジスタのバックゲー
トは、前記第２の電位に接続されていることを特徴とす
る請求項１０記載の出力回路。 - 【請求項１２】 前記第４のトランジスタのバックゲー
トは、前記出力端子に接続されていることを特徴とする
請求項１０記載の出力回路。 - 【請求項１３】 電流通路の一端が第１の電位に接続さ
れ、他端が出力端子に接続され、第１の入力信号に応じ
て前記出力端子に電圧を供給する第１の絶縁ゲートトラ
ンジスタと、 電流通路の一端が前記出力端子に接続され、他端が前記
第１の絶縁ゲートトランジスタのバックゲートに接続さ
れ、第２の入力信号に応じて導通されるスイッチ素子
と、 電流通路の一端が前記第１の絶縁ゲートトランジスタの
バックゲートに接続され、他端が前記第１の電位より高
い第２の電位に接続され、第２の入力信号に応じて前記
第１の絶縁ゲートトランジスタをバイポーラ動作させる
第２の絶縁ゲートトランジスタと、を具備したことを特
徴とする出力回路。
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5493233A (en) * | 1993-12-02 | 1996-02-20 | Kabushiki Kaisha Toshiba | MOSFET circuit apparatus with avalanche breakdown prevention means |
| US5539327A (en) * | 1993-12-02 | 1996-07-23 | Kabushiki Kaisha Toshiba | Protection circuit which prevents avalanche breakdown in a fet by having a floating substrate and a voltage controlled gate |
| JPH08214032A (ja) * | 1993-03-09 | 1996-08-20 | Internatl Business Mach Corp <Ibm> | 電力低下保護機能を有するシングルポートのネットワーク・ノード・トランシーバ |
| JP2002335153A (ja) * | 2001-05-11 | 2002-11-22 | Semiconductor Energy Lab Co Ltd | パルス出力回路、シフトレジスタ、および表示装置 |
| JP2013138412A (ja) * | 2011-10-28 | 2013-07-11 | Gn Resound As | 設定可能な出力セルを有する集積回路 |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5191244A (en) * | 1991-09-16 | 1993-03-02 | Advanced Micro Devices, Inc. | N-channel pull-up transistor with reduced body effect |
| JP2888722B2 (ja) * | 1993-04-12 | 1999-05-10 | 株式会社東芝 | インターフェース回路 |
| JP3311133B2 (ja) * | 1994-02-16 | 2002-08-05 | 株式会社東芝 | 出力回路 |
| EP0735686B1 (en) * | 1995-03-31 | 2001-07-04 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno | Three-state CMOS output buffer circuit |
| US6040711A (en) * | 1995-03-31 | 2000-03-21 | Sgs-Thomson Microelectronics S.R.L. | CMOS output buffer having a switchable bulk line |
| US6043684A (en) * | 1995-12-20 | 2000-03-28 | Cypress Semiconductor Corp. | Method and apparatus for reducing skew between input signals and clock signals within an integrated circuit |
| US5903174A (en) * | 1995-12-20 | 1999-05-11 | Cypress Semiconductor Corp. | Method and apparatus for reducing skew among input signals within an integrated circuit |
| US5835970A (en) * | 1995-12-21 | 1998-11-10 | Cypress Semiconductor Corp. | Burst address generator having two modes of operation employing a linear/nonlinear counter using decoded addresses |
| US6411140B1 (en) | 1995-12-20 | 2002-06-25 | Cypress Semiconductor Corporation | Method and apparatus for reducing skew between input signals and clock signals within an integrated circuit |
| US5821796A (en) * | 1996-09-23 | 1998-10-13 | Texas Instruments Incorporated | Circuitry for providing a high impedance state when powering down a single port node |
| US5786724A (en) * | 1996-12-17 | 1998-07-28 | Texas Instruments Incorporated | Control of body effect in MOS transistors by switching source-to-body bias |
| US5933025A (en) * | 1997-01-15 | 1999-08-03 | Xilinx, Inc. | Low voltage interface circuit with a high voltage tolerance |
| JPH10209854A (ja) | 1997-01-23 | 1998-08-07 | Mitsubishi Electric Corp | ボディ電圧制御型半導体集積回路 |
| JP3715066B2 (ja) * | 1997-03-25 | 2005-11-09 | 三菱電機株式会社 | 電流モードロジック回路 |
| US6429684B1 (en) * | 1997-10-06 | 2002-08-06 | Texas Instruments Incorporated | Circuit having dynamic threshold voltage |
| US6097222A (en) * | 1997-10-27 | 2000-08-01 | Cypress Semiconductor Corp. | Symmetrical NOR gates |
| US5889416A (en) * | 1997-10-27 | 1999-03-30 | Cypress Semiconductor Corporation | Symmetrical nand gates |
| US6104213A (en) * | 1998-03-02 | 2000-08-15 | International Business Machines Corporation | Domino logic circuit having a clocked precharge |
| US6023176A (en) * | 1998-03-27 | 2000-02-08 | Cypress Semiconductor Corp. | Input buffer |
| US6239649B1 (en) * | 1999-04-20 | 2001-05-29 | International Business Machines Corporation | Switched body SOI (silicon on insulator) circuits and fabrication method therefor |
| US6157216A (en) * | 1999-04-22 | 2000-12-05 | International Business Machines Corporation | Circuit driver on SOI for merged logic and memory circuits |
| US6433587B1 (en) * | 2000-03-17 | 2002-08-13 | International Business Machines Corporation | SOI CMOS dynamic circuits having threshold voltage control |
| US6326832B1 (en) * | 2000-03-29 | 2001-12-04 | National Semiconductor Corporation | Full swing power down buffer with multiple power supply isolation for standard CMOS processes |
| KR100728950B1 (ko) * | 2004-03-11 | 2007-06-15 | 주식회사 하이닉스반도체 | 내부전압 발생장치 |
| US7924087B2 (en) * | 2008-05-20 | 2011-04-12 | Mediatek Inc. | Reference buffer circuit |
| US20100102872A1 (en) * | 2008-10-29 | 2010-04-29 | Taiwan Semiconductor Manufacturing Co., Ltd. | Dynamic Substrate Bias for PMOS Transistors to Alleviate NBTI Degradation |
| US8519773B2 (en) * | 2011-06-17 | 2013-08-27 | Texas Instruments Incorporated | Power switch with one-shot discharge and increased switching speed |
| EP2605407A1 (en) * | 2011-12-13 | 2013-06-19 | Soitec | Tristate gate |
| CN105790753B (zh) * | 2014-12-25 | 2018-12-21 | 中芯国际集成电路制造(上海)有限公司 | 输出缓冲器 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4324991A (en) * | 1979-12-12 | 1982-04-13 | Casio Computer Co., Ltd. | Voltage selector circuit |
| DE3226339C2 (de) * | 1981-07-17 | 1985-12-19 | Tokyo Shibaura Denki K.K., Kawasaki, Kanagawa | Analoge Schaltervorrichtung mit MOS-Transistoren |
| JPS6382019A (ja) * | 1986-09-25 | 1988-04-12 | Mitsubishi Electric Corp | 相補形ｍｏｓ高インピ−ダンス回路 |
| US4789917A (en) * | 1987-08-31 | 1988-12-06 | National Semiconductor Corp. | MOS I/O protection using switched body circuit design |
| US4959563A (en) * | 1988-06-29 | 1990-09-25 | Texas Instruments Incorporated | Adjustable low noise output circuit |
| US5057715A (en) * | 1988-10-11 | 1991-10-15 | Intel Corporation | CMOS output circuit using a low threshold device |
| US5068553A (en) * | 1988-10-31 | 1991-11-26 | Texas Instruments Incorporated | Delay stage with reduced Vdd dependence |
| US4956691A (en) * | 1989-03-24 | 1990-09-11 | Delco Electronics Corporation | NMOS driver circuit for CMOS circuitry |
| US5004936A (en) * | 1989-03-31 | 1991-04-02 | Texas Instruments Incorporated | Non-loading output driver circuit |
| JPH02305223A (ja) * | 1989-05-19 | 1990-12-18 | Matsushita Electric Ind Co Ltd | インバータ回路 |
| JPH0338917A (ja) * | 1989-07-05 | 1991-02-20 | Nec Corp | インバータ回路 |
| KR940006998B1 (ko) * | 1991-05-28 | 1994-08-03 | 삼성전자 주식회사 | 높은 출력 이득을 얻는 데이타 출력 드라이버 |
| JPH057149A (ja) * | 1991-06-27 | 1993-01-14 | Fujitsu Ltd | 出力回路 |
| US5160855A (en) * | 1991-06-28 | 1992-11-03 | Digital Equipment Corporation | Floating-well CMOS output driver |
| US5191244A (en) * | 1991-09-16 | 1993-03-02 | Advanced Micro Devices, Inc. | N-channel pull-up transistor with reduced body effect |
| US5332932A (en) * | 1991-09-16 | 1994-07-26 | Advanced Micro Devices, Inc. | Output driver circuit having reduced VSS/VDD voltage fluctuations |
-
1991
- 1991-07-26 JP JP18756991A patent/JP3321188B2/ja not_active Expired - Fee Related
-
1992
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-
1994
- 1994-06-23 US US08/264,853 patent/US5552723A/en not_active Expired - Lifetime
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08214032A (ja) * | 1993-03-09 | 1996-08-20 | Internatl Business Mach Corp <Ibm> | 電力低下保護機能を有するシングルポートのネットワーク・ノード・トランシーバ |
| US5493233A (en) * | 1993-12-02 | 1996-02-20 | Kabushiki Kaisha Toshiba | MOSFET circuit apparatus with avalanche breakdown prevention means |
| US5539327A (en) * | 1993-12-02 | 1996-07-23 | Kabushiki Kaisha Toshiba | Protection circuit which prevents avalanche breakdown in a fet by having a floating substrate and a voltage controlled gate |
| US20130057161A1 (en) | 2001-05-11 | 2013-03-07 | Semiconductor Energy Laboratory Co., Ltd. | Pulse Output Circuit, Shift Register and Display Device |
| US7710384B2 (en) | 2001-05-11 | 2010-05-04 | Semiconductor Energy Laboratory Co., Ltd. | Pulse output circuit, shift register and display device |
| US8264445B2 (en) | 2001-05-11 | 2012-09-11 | Semiconductor Energy Laboratory Co., Ltd. | Pulse output circuit, shift register and display device |
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| JP2002335153A (ja) * | 2001-05-11 | 2002-11-22 | Semiconductor Energy Lab Co Ltd | パルス出力回路、シフトレジスタ、および表示装置 |
| US8786533B2 (en) | 2001-05-11 | 2014-07-22 | Semiconductor Energy Laboratory Co., Ltd. | Pulse output circuit, shift register and display device |
| US9105520B2 (en) | 2001-05-11 | 2015-08-11 | Semiconductor Energy Laboratory Co., Ltd. | Pulse output circuit, shift register and display device |
| US9496291B2 (en) | 2001-05-11 | 2016-11-15 | Semiconductor Energy Laboratory Co., Ltd. | Pulse output circuit, shift register and display device |
| US10424390B2 (en) | 2001-05-11 | 2019-09-24 | Semiconductor Energy Laboratory Co., Ltd. | Pulse output circuit, shift register and display device |
| US9812218B2 (en) | 2001-05-11 | 2017-11-07 | Semiconductor Energy Laboratory Co., Ltd. | Pulse output circuit, shift register and display device |
| CN103260122A (zh) * | 2011-10-28 | 2013-08-21 | Gn瑞声达A/S | 具有可配置输出单元的集成电路 |
| CN103260122B (zh) * | 2011-10-28 | 2017-04-12 | Gn瑞声达A/S | 具有可配置输出单元的集成电路及其制造方法和听力设备 |
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