JPH04227326A - 高速反転用ヒステリシスｔｔｌバッファ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、スイッチング動作にお
いてヒステリシスを有する高速のＴＴＬインバータゲー
ト回路に関するものである。

【０００２】

【従来の技術】トランジスタ−トランジスタ−論理（Ｔ
ＴＬ）は、広範囲に使用されている形態のバイポーラト
ランジスタ回路構成を表わしている。これの最も最近で
且つ最も良く知られた一例は、ＦＡＳＴ（商標）ファミ
リの集積回路（ＩＣ）装置である。尚、ＦＡＳＴは、フ
ェアチャイルドアドバンストショットキＴＴＬの省略形
から作られた造語である。ナショナルセミコンダクタコ
ーポレーションは、このファミリのＩＣ装置を包含する
データブックを発行している。そのデータブックは、「
ＦＡＳＴアドバンストショットキＴＴＬ論理（ＦＡＳＴ
　　ＡＤＶＡＮＣＥＤ　　ＳＣＨＯＴＴＫＹ　　ＴＴＬ
　　ＬＯＧＩＣ）」という題名が付けられている。ＦＡ
ＳＴ　　ＩＣ装置は、非常に高速で且つ良好に制御され
たスイッチング速度を有し且つ極めて寄生容量が小さく
且つｆＴ５ＧＨｚを超える性能を有するＩＣトランジス
タを製造することが可能な公知のアイソプレイナＩＩ技
術を使用して製造される。これらのトランジスタは、バ
イポーラトランジスタの飽和と通常関連するターンオン
遅延を回避するためにショットキダイオードクランプを
使用することが可能である。

【０００３】以下の説明において、φという記号は、導
通用接合トランジスタのベース・エミッタ電圧、即ち導
通用ＰＮ接合ダイオードによって発生される順方向バイ
アスに等しい電圧のことを示すものとして使用される。 理解すべきことであるが、ショットキダイオードは、Ｐ
Ｎ接合の順方向バイアスの一部、即ち導通状態にある場
合には、約φ／２である順方向バイアスを発生させる。 又、ショットキダイオードクランプ型接合トランジスタ
は、飽和電圧と呼称される、φ／２を多少超える最小の
電圧降下を発生させる。

【０００４】図１Ａは、ヒステリシスを有する簡単化し
た従来のＴＴＬインバータゲート回路９を示している。 図１Ｂは、このような回路に対する論理記号を示してい
る。図１Ａの概略図は完全なものではない。簡単化のた
めに、多数の回路要素が省略されている。これらの省略
した回路要素としては、例えば、トライステート制御回
路、転送特性スクウエアリング要素及び回路ノード放電
・クランプ要素等がある。

【０００５】回路９は、＋側を端子１０へ接続しており
且つ−側を接地端子１１へ接続しているＶＣＣ電源によ
って動作される。出力端子１２における論理信号は、入
力端子１３における論理信号の反転し増幅したものであ
る。図示した種々の要素は、以下の対応で、回路のヒス
テリシスに貢献する。

【０００６】トランジスタ１４は、従来の出力段プルダ
ウンショットキトランジスタである。ダーリントン接続
型トランジスタ１５及び１６は、ダイオード１７と共に
、出力段プルアップ要素を与えている。トランジスタ１
４及び１６は、分相器スイッチトランジスタ１８によっ
てパラフェーズで駆動される。抵抗３１は、入力論理状
態が低である場合に、トランジスタ１８のベースノード
３２を放電させるべく作用する。

【０００７】抵抗１９及び２０は、分圧器を形成してお
り、それは分相器スイッチトランジスタ１８に対するエ
ミッタ負荷として作用し且つトランジスタ１４のベース
を駆動すべく動作する。抵抗２１は、ダイオード２２と
関連して、トランジスタ１８のコレクタを＋ＶＣＣレー
ルへ帰還させている。抵抗２３は、トランジスタ１７の
コレクタ負荷をトランジスタ１６のベースへ結合させて
いる。トランジスタ１８がスイッチオンされると、その
エミッタは、トランジスタ１４のベースをプルアップし
且つそれをターンオンさせる。それは、更に、抵抗２５
を介して、トランジスタ２４をターンオンさせる。抵抗
１９は低い値であり、従って比較的小さな無視可能な電
圧降下を発生させるのみであり、且つそれは、抵抗２５
と共に動作して、トランジスタ１４及び２４の間の電流
ホギングを回避している。抵抗２１はトランジスタ１８
に対するコレクタ負荷であり、該トランジスタは、スイ
ッチオンされると、トランジスタ１６のベースを低へプ
ルし、その際に該プルアップ機能をターンオフさせる。 トランジスタ２４は、そのコレクタがダイオード２６に
よってトランジスタ１６のベースへ結合されており、且
つ該トランジスタ２４は、それがターンオンされると、
トランジスタ１６のベースを低へプルする。トランジス
タ２４及びダイオード２６は、一体的に動作して、トラ
ンジスタ１６のベースを、ＶＳＡＴ＋φの電圧レベルに
クランプする。このことは、該プルアップ機能がオフで
あることを確保する。抵抗３１は、ノード３２を接地へ
帰還させる。理解される如く、トランジスタ１４及び１
８がオン状態であると、回路ノード３２は接地から約２
φ高いレベルにクランプされる。この論理入力状態にお
いて、出力トランジスタ１４は、端子１２に接続される
何れかの負荷（不図示）から電流をシンク、即ち吸込む
。

【０００８】ダイオード２７は、トランジスタ２４のコ
レクタをトランジスタ２８のベースへ結合させており、
該トランジスタ２８のベースは抵抗２９によって＋ＶＣ
Ｃへ帰還されている。トランジスタ２４がオンであると
、それは、導通状態となって、ダイオード２７及び抵抗
２９を介して電流をプルする。この作用は、トランジス
タ２８のベースを、接地よりもＶＳＡＴ＋φ高いレベル
にクランプさせる。トランジスタ２８とＣＢＳ（コレク
タ・ベース短絡型）トランジスタ３０の組合わせは２φ
の導通スレッシュホールドを有しているので、トランジ
スタ２８及び３０はオフである。その結果、抵抗３８内
を流れる電流は、トランジスタ３３のベースをプルアッ
プし、その際に該トランジスタを飽和させる。抵抗３４
は、トランジスタ３３のコレクタを＋ＶＣＣレールへ帰
還させる。ダイオード３５は、トランジスタ３３のコレ
クタを入力端子１３へ帰還させる。ダイオード３５は、
順方向バイアスされてφの電圧降下を発生させ且つノー
ド３２は２φにあるので、トランジスタ１４及び１８が
オンであると、入力端子は、φ＋ＶＳＡＴ３３のスレッ
シュホールド値を有する。ショットキトランジスタＶＳ
ＡＴは０．５φに近いので、該スレッシュホールド電圧
は１．５φに近い。このことは、ダイオード３５のφは
ノード３２の２φスレッシュホールドから差引かれるの
で、従って、入力論理が高であると、スイッチングトラ
ンジスタスレッシュホールドに到達するためには、入力
は約１．５φ以下に降下せねばならない。

【０００９】後述する如く、入力論理状態が低であると
、回路ノード３２は低に保持され、従ってトランジスタ
１４，１８，２４は全てオフである。このことは、更に
、ダイオード２２，２６，２７をターンオフさせる。 抵抗２１及び２３内を流れる電流は、トランジスタ１６
のベースをプルアップし、その際に出力端子１２に対す
るプルアップ機能をターンオンさせる。この回路状態の
場合、端子１２に接続される何れかの負荷（不図示）に
対して電流がソース、即ち供給される。

【００１０】この論理状態の場合、抵抗２９内の電流の
流れは、トランジスタ２８のベースをプルアップし、且
つＢＣＳトランジスタ３０と共に、それをターンオンさ
せる。このことは、トランジスタ３３のベースをφ＋Ｖ
ＳＡＴ２８にクランプし、従ってそれはオフとなる。抵
抗３４内を流れる電流は、トランジスタ３６のベースを
プルアップし、それをターンオンさせ、且つその同一の
電流はダイオード３５内に流込み、その際に該ダイオー
ドを順方向バイアスさせる。トランジスタ３６のＶＢＥ
は、ダイオード３５のφと等しく、従って端子１３に何
らかの電圧が存在する場合には、その電圧はノード３２
においても存在する。入力が低である場合、ノード３２
は低に保持され且つトランジスタ１４，１８，２４はオ
フとなる。理解される如く、トランジスタ１４，１８，
２４をターンオンさせるために、入力端子１３は２φの
スレッシュホールドに上昇せねばならない。これは、前
述した入力論理高状態に対するスレッシュホールドより
も０．５φ高いものである。この差、０．５φは、ゲー
ト回路に対するヒステリシス電圧を表わしている。３０
０°ＫにおいてこのＴＴＬは約４００ｍＶである。

【００１１】抵抗３７がトランジスタ３６のコレクタ内
に設けられており、それは、エミッタホロワとして動作
し、何らかの寄生振動傾向を抑圧し且つトランジスタ３
６における電流を制限する。

【００１２】

【発明が解決しようとする課題】本発明は、高速ＴＴＬ
論理インバータバッファ回路のスイッチングレベル内に
ヒステリシスを導入することを目的とする。本発明の別
の目的とするところは、高速ＴＴＬ論理インバータバッ
ファにおけるバイアス動作を操作し、そのスイッチング
レベルがヒステリシスを表わし且つ信号伝搬が両方の論
理信号極性に対して同一のカスケード型回路段と関与さ
せることである。

【００１３】

【課題を解決するための手段】本発明によれば、分相器
スイッチングトランジスタが、公知のＴＴＬ形態を有す
るトーテムポール出力段を駆動する。この分相器スイッ
チングトランジスタのエミッタは、ショットキプルダウ
ン要素を駆動し、且つそのコレクタはダーリントン接続
型プルアップ要素を駆動する。分相器スイッチングトラ
ンジスタのベースは、エミッタホロワ入力段から駆動さ
れ、該エミッタホロワ入力段は、その入力を、ゲート入
力端へ供給されるデジタル入力信号から受取る。

【００１４】エミッタホロワ入力段は、そのエミッタと
直列的に結合されたインピーダンス要素を有しており、
従って分相器スイッチングトランジスタは、このインピ
ーダンス要素を介して駆動される。エミッタホロワ入力
段から離れた方のインピーダンス要素の端部は、電流源
及び直列スイッチ結合体へ接続されている。該スイッチ
は、インバータゲート内の他の点からその符号を受取る
ことが可能な回路によって動作される。好適実施例にお
いては、この符号は、分相器スイッチングトランジスタ
のコレクタから得られ、且つ制御回路はスイッチトラン
ジスタのベースへ結合した出力端を具備するエミッタホ
ロワを有している。この形態においては、ゲート出力が
高であると、スイッチトランジスタはオンであり、且つ
エミッタホロワ入力段のエミッタと直列的に結合されて
いるインピーダンス要素を介して一定の電流が通過され
る。この一組の条件に対して、入力論理は低であり、且
つ直列インピーダンスを横断しての電圧降下のために回
路スレッシュホールドは高である。入力論理が高である
と、分相器スイッチングトランジスタのコレクタは低で
あり、且つスイッチングトランジスタはオフとなる。こ
の一組の条件において、直列インピーダンスを横断して
の電圧降下は無視可能なものであり、且つ回路スレッシ
ュホールドは低である。スレッシュホールド値における
差は、ヒステリシス電圧であり、それは、実質的に、該
一定の電流と直列インピーダンス値との積に等しい。

【００１５】

【実施例】図２は、本発明の基本的な構成要素を示した
極めて簡単化した概略図である。図２において、回路３
９の要素は、図１Ａの構成要素と同一の機能を有するも
のには同一の参照番号を付してある。

【００１６】本発明によれば、抵抗４０が、エミッタホ
ロワドライバトランジスタ３６のエミッタと直列的に結
合されており、且つ低電流源４１が制御回路４３によっ
て動作されるスイッチ４２と直列的に結合されている。 抵抗４０は、比較的低い値のものであり、トランジスタ
３６内の通常のエミッタ電流に起因して著しい電圧降下
を発生するものではない。従って、スイッチ４２がその
開放位置にあると、その入力端子のクランプレベルは接
地から約２φ高い値である。スイッチ４２が閉じられる
と、低電流源４１における電流がトランジスタ３６及び
抵抗４０を介して流れる。このことは、抵抗４０を横断
して著しい電圧降下ＶＲ４０を発生する。この状態に対
するクランプレベルは約２φ＋ＶＲ４０である。従って
、ＶＲ４０は、本回路のヒステリシス値である。本回路
は以下の如くに動作する。

【００１７】制御回路４３は、スイッチ４２を動作し、
且つそれがゲート回路内の殆ど全ての箇所からその入力
符号を受取ることが可能であるが、図示した如く、制御
回路４３が、分相器スイッチトランジスタ１８のコレク
タからその符号を受取ることが望ましい。スイッチ４２
は、そのデジタル入力信号が低である場合に、閉成する
。この状態の場合、トランジスタ１８のコレクタは高で
ある。スイッチ４２が閉成すると、抵抗４０を横断して
の電圧降下は顕著なものであり、且つその入力スレッシ
ュホールドは約２φ＋ＶＲ４０である。従って、該バッ
ファをスイッチ動作させるためには、該入力がこのレベ
ルに上昇せねばならない。デジタル入力高状態の場合、
トランジスタ１８のコレクタは低であり、且つ制御回路
４３はスイッチ４２を開放状態とさせる。この状態の場
合、入力スレッシュホールドは約２φであり、且つ該入
力は該回路がスイッチ動作するためにはこのレベルに降
下せねばならない。従って、このヒステリシス値は、ス
レッシュホールドにおける差異、即ち約ＶＲ４０に等し
い。

【００１８】図３は、本発明を使用する部分的に簡単化
した完全なバッファ回路３９の概略図である。図１Ａ及
び図２における構成要素と同一の構成要素には同一の参
照符号が使用されている。理解すべきことであるが、こ
の回路は、本発明をよりよく示すために、部分的に簡単
化されているということである。例えば、公知の「ミラ
ーキラー（Ｍｉｌｌｅｒ　　Ｋｉｌｌｅｒ）」回路は、
公知の伝達特性スクウェアリング回路と共に、省略され
ている。更に、通常ＴＴＬ回路において使用される多数
の保護用及びスピードアップ用のダイオードが省略され
ている。これらの構成要素は、上述したデータブック内
に完全に記載されている。

【００１９】トランジスタ１４は、出力端子１２プルダ
ウン要素であり、且つそれは、分相器スイッチトランジ
スタ１８のエミッタから直接的に駆動される。抵抗２０
は、トランジスタ１４のベースを接地ヘ帰還させ、且つ
トランジスタ１８に対するエミッタ負荷として作用する
。ダイオード１７は、ダーリントン接続型トランジスタ
１５及び１６と共に、出力端子１２プルアップ要素とし
て作用する。抵抗２１は、トランジスタ１６のベースを
＋ＶＣＣレールへ帰還させており、且つ分相器スイッチ
トランジスタ１８に対するコレクタ負荷として作用する
。

【００２０】トランジスタ４５は制御器４３の活性部分
であり、且つトランジスタ１６のベースと並列的に駆動
されるエミッタホロワとして動作する。トランジスタ１
８が論理入力０によってターンオフされると、抵抗２１
は、トランジスタ１６及び４５のベースをプルアップし
てそれらをターンオンさせる。論理入力１は、トランジ
スタ１８をターンオンさせ、トランジスタ１６及び４５
のベースを低へプルさせてそれらをターンオフさせる。 ショットキダイオード４６は、論理１入力状態にあるト
ランジスタ４５のエミッタノードを迅速に放電させるべ
く作用し、その際にスイッチトランジスタ４７を迅速に
ターンオフさせる。このことは、電流源４１をインタラ
プトさせる。抵抗４８及び４９は、スイッチトランジス
タ４７を駆動するためのトランジスタ４５のエミッタに
対する分圧器負荷を形成している。ダイオード５０は、
通常０又は逆バイアスされており、従って、それは、ト
ランジスタ４７のスイッチング動作をスピードアップさ
せるコンデンサとして作用する。

【００２１】入力論理０状態において、トランジスタ１
８のベースノードは２φより低く、従ってトランジスタ
１４及び１８はオフである。トランジスタ３６が導通状
態となると、トランジスタ１８のベースノードをプルア
ップする傾向となり且つトランジスタ４７が導通状態と
なると、このノードをプルダウンすべく作用する。抵抗
３４及び５１は、トランジスタ３６内に所望の電流の流
れを与えるべく選択されており、従ってプルアップ作用
が与えられる。抵抗５２の値は、トランジスタ４７内を
流れる電流を決定し、従ってそのプルダウン作用を与え
ている。これらの種々の構成要素は、入力低条件の場合
、トランジスタ１８のベースが、２φよりも充分に低く
、トランジスタ１４及び１８を非導通状態であることを
確保するように選択されている。理解される如く、トラ
ンジスタ３６及び４７が導通状態にあると、抵抗４０内
に電流を流させる。このことは、電圧降下ＶＲ４０を発
生させ、該電圧降下はヒステリシス電圧である。その値
は、典型的に、３００゜Ｋにおいて約４００ｍＶである
。このことは、トランジスタ３６のエミッタにおける回
路導通スレッシュホールドが２φ＋４００ｍＶであるこ
とを意味している。

【００２２】入力論理１遷移段において、トランジスタ
３６が導通状態にあると、トランジスタ１４及び１８の
ベースをプルアップし、それらをターンオンさせる。抵
抗３７は、トランジスタ３６内を流れる電流を所望の値
に制限する。この状態において、ダイオード５３は、順
方向バイアスされ、従ってトランジスタ３６のエミッタ
を２φ＋Ｖ５３にクランプする。尚、Ｖ５３は、ショッ
トキダイオード５３を横断しての順方向導通状態におけ
る電圧降下である。この動作は、上述したスレッシュホ
ールドがターンオン遷移において超過されていることを
確保する。

【００２３】論理入力が低から高へスイッチング動作す
ると、ショットキダイオード５３は、迅速に、トランジ
スタ３６のエミッタからの過渡的状態をトランジスタ１
８のベースへ結合させ且つ分相器スイッチトランジスタ
におけるターンオン動作を加速させる。ダイオード５４
は、トランジスタ４７がオンしていると順方向バイアス
されるものであり、それはオプションであって、電流源
４１の導通状態を決定することの助けとなるレベルシフ
タとして作用する。それは、温度に関しての回路性能を
改善するために設けられている。

【００２４】図３の回路を、高性能酸化物分離型ショッ
トキダイオードクランプ型トランジスタを使用するプレ
イナＩＩプロセスを使用してシリコンモノリシックＩＣ
形態で製造した。この場合に、以下の表に示す構成要素
の値を使用した。

【００２５】

【表１】 この回路を、５Ｖ供給電圧を使用して動作させ、且つそ
の論理入力及び出力が許容されるＴＴＬ値に従って動作
した。ヒステリシス電圧は約４００ｍＶであった。この
回路は、出力ＨからＬへの遷移に対して約２．７ｎｓの
伝搬遅延を有しており、且つ出力ＬからＨへの遷移に対
して約２．３ｎｍの伝搬遅延を有していた。

【００２６】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論である
。

【図面の簡単な説明】

【図１Ａ】　　従来技術のヒステリシス発生用ＴＴＬ論
理インバータを示した概略図。

【図１Ｂ】　　図１の回路図の記号を示した説明図。

【図２】　　本発明の一実施例に基づいて構成された回
路の概略図。

【図３】　　本発明の別の実施例に基づいて構成された
回路の概略図。

【符号の説明】

３９　　ＴＴＬインバータゲート回路 ４２　　スイッチ ４３　　制御回路

Claims (9)

【特許請求の範囲】
1. 【請求項１】　　スイッチング動作においてヒステリシ
   スを持った高速ＴＴＬインバータゲート回路において、
   入力ベースを具備すると共にデジタル信号出力を供給す
   る出力段を駆動すべく結合されたパラフェーズ出力端を
   持った分相器スイッチングトランジスタ、デジタル入力
   信号を受取るべく結合されたベースを具備すると共に前
   記分相器スイッチングトランジスタのベースを駆動すべ
   く結合されているエミッタを具備するエミッタホロワト
   ランジスタ入力段、前記エミッタホロワトランジスタの
   エミッタと直列的に結合されているインピーダンス要素
   、制御した電流を供給する電流源、前記ゲート出力が高
   である場合に前記インピーダンス要素を介して前記制御
   した電流を通過させ且つ前記ゲート出力が低である場合
   に前記インピーダンス要素から前記制御した電流を除去
   するスイッチ手段、が設けられており、前記ゲート出力
   が高である場合に前記ゲートが高スレッシュホールドを
   有し、且つ前記ゲート出力が低である場合に前記ゲート
   が低スレッシュホールドを有することを特徴とする高速
   ＴＴＬインバータゲート回路。
2. 【請求項２】　　請求項１において、前記インピーダン
   ス要素が第一抵抗であることを特徴とする高速ＴＴＬイ
   ンバータゲート回路。
3. 【請求項３】　　請求項２において、第一ショットキダ
   イオードが前記第一抵抗と並列的に接続されていること
   を特徴とする高速ＴＴＬインバータゲート回路。
4. 【請求項４】　　請求項１において、前記スイッチ手段
   がショットキトランジスタであることを特徴とする高速
   ＴＴＬインバータゲート回路。
5. 【請求項５】　　請求項４において、前記電流源が、前
   記ショットキスイッチトランジスタと直列的に結合され
   た第二抵抗及び順方向バイアスされたＰＮ接合ダイオー
   ドを有することを特徴とする高速ＴＴＬインバータゲー
   ト回路。
6. 【請求項６】　　請求項５において、更に、前記第二抵
   抗と直列的に結合された順方向バイアスされたＰＮ接合
   ダイオードが設けられていることを特徴とする高速ＴＴ
   Ｌインバータゲート回路。
7. 【請求項７】　　請求項５において、前記ショットキス
   イッチトランジスタは、そのベースが、増幅されるデジ
   タル信号によって動作される制御手段から駆動されるこ
   とを特徴とする高速ＴＴＬインバータゲート回路。
8. 【請求項８】　　請求項７において、前記制御手段が、
   前記分相器スイッチングトランジスタのコレクタへ結合
   した入力端を具備すると共に、前記ショットキスイッチ
   トランジスタの前記ベースへ結合した出力端を具備する
   エミッタホロワ制御トランジスタを有することを特徴と
   する高速ＴＴＬインバータゲート回路。
9. 【請求項９】　　請求項８において、前記エミッタホロ
   ワ制御トランジスタの入力端子と出力端子との間に第二
   ショットキダイオードが接続されており、前記エミッタ
   ホロワ制御トランジスタのエミッタノードは、前記分相
   器スイッチングトランジスタがターンオンされる場合に
   、迅速に放電されることを特徴とする高速ＴＴＬインピ
   ーダンスゲート回路。