KR100321177B1 - 메모리모듈의 인쇄회로기판 - Google Patents

메모리모듈의 인쇄회로기판 Download PDF

Info

Publication number
KR100321177B1
KR100321177B1 KR1019990065205A KR19990065205A KR100321177B1 KR 100321177 B1 KR100321177 B1 KR 100321177B1 KR 1019990065205 A KR1019990065205 A KR 1019990065205A KR 19990065205 A KR19990065205 A KR 19990065205A KR 100321177 B1 KR100321177 B1 KR 100321177B1
Authority
KR
South Korea
Prior art keywords
circuit board
printed circuit
memory module
termination
interface
Prior art date
Application number
KR1019990065205A
Other languages
English (en)
Other versions
KR20010065332A (ko
Inventor
채종석
박근우
권성무
Original Assignee
박종섭
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박종섭, 주식회사 하이닉스반도체 filed Critical 박종섭
Priority to KR1019990065205A priority Critical patent/KR100321177B1/ko
Publication of KR20010065332A publication Critical patent/KR20010065332A/ko
Application granted granted Critical
Publication of KR100321177B1 publication Critical patent/KR100321177B1/ko

Links

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048Data bus control circuits, e.g. precharging, presetting, equalising
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C5/00Details of stores covered by group G11C11/00
    • G11C5/06Arrangements for interconnecting storage elements electrically, e.g. by wiring

Landscapes

  • Tests Of Electronic Circuits (AREA)

Abstract

본 발명은 메모리모듈의 인쇄회로기판에 관한 것으로서, 인쇄회로기판(10)에 스위칭부(30)의 의해 선택적으로 제어신호단(CTRL)에 종단전압(Vtt) 및 종단저항(Rs)을 설정할 수 있도록 하여 LVTTL 인터페이스나 SSTL 인터페이스를 갖는 메모리소자를 선택적으로 탑재하여 실측 테스트 로드 조건을 변경하면서 실측값으로 테스트할 수 있는 이점이 있다.

Description

메모리모듈의 인쇄회로기판{PRINTED CIRCUIT BOARD OF A MEMORY MODULE}
본 발명은 메모리모듈의 인쇄회로기판에 관한 것으로서, 보다 상세하게는 인쇄회로기판에 스위칭에 의해 선택적으로 제어신호단에 종단전압 및 종단저항을 설정할 수 있도록 하여 LVTTL 인터페이스나 SSTL 인터페이스를 갖는 메모리소자를 선택적으로 탑재하여 실측 테스트 로드 조건을 변경하면서 실측값으로 테스트할 수 있도록 한 메모리모듈의 인쇄회로기판에 관한 것이다.
메모리모듈의 인터페이스는 TTL(Transistor Transistor Logic), LVTTL(LowVoltage Transistor Transistor Logic), SSTL(Stubseries Terminated Transceiver Logic), RSL(Rambus Signal Logic) 등이 있다.
이중에서, SSTL과 RSL 인터페이스는 고속 동작을 위한 인터페이스를 제공하고, TTL과 LVTTL 인터페이스는 저속 동작을 위한 인터페이스를 제공한다.
따라서, 각각의 인터페이스에 따라 메모리모듈을 테스트할 때 해당하는 인터페이스를 제공하는 테스트 보드로 바꾸거나 LVTTL 인터페이스를 갖는 테스트보드를 종단시켜 구성하여 테스트를 해야만 한다. 또한, SSTL 고속 인터페이스를 지원하는 테스트 장비를 구입해야 하는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 고속 동작을 위한 SSTL 인터페이스를 갖는 메모리모듈과 저속 동작을 위한 LVTTL 인터페이스를 갖는 메모리모듈을 동일한 인쇄회로기판을 가지고 구현할 수 있도록 함으로써 스위칭을 통해 선택적으로 고속 동작을 위한 종단전압과 임피던스 매칭을 위한 종단저항을 제어신호단과 연결되도록 하여 인터페이스가 다른 메모리모듈을 스위칭 신호 하나만으로 간단하게 변경하여 테스트할 수 있도록 한 메모리모듈의 인쇄회로기판을 제공함에 있다.
도 1은 본 발명에 의한 메모리모듈의 인쇄회로기판의 블록구성도이다.
- 도면의 주요부분에 대한 부호의 설명 -
10 : 인쇄회로기판 20 : 종단전압패턴
30 : 스위칭부 Rs : 종단저항
상기와 같은 목적을 실현하기 위한 본 발명은 시스템으로부터 신호들을 입력받기 위한 탭부와 다수개의 메모리소자를 탑재할 수 있는 장착부를 갖는 메모리모듈의 인쇄회로기판에 있어서, 제 1탭을 통해 종단전압을 공급받아 메모리소자에 공급할 수 있도록 배치된 종단전압패턴과, 제 2탭을 통해 입력된 제어신호와 메모리소자의 제어신호단에 일측이 연결되어 임피던스를 매칭시키기 위한 종단저항들과, 제 3탭으로부터 선택신호를 받아 종단저항들의 타측과 종단전압패턴사이를 선택적으로 단속하는 스위칭부를 포함하여 이루어진 것을 특징으로 한다.
위와 같이 이루어진 본 발명은 스위칭부의 선택적 단속에 따라 종단저항으로 종단전압이 선택적으로 공급되기 때문에 종단전압이 공급될 경우에는 SSTL 인터페이스를 갖는 메모리모듈로써 작동하고, 종단전압이 공급되지 않을 경우에는 LVTTL 인터페이스를 갖는 메모리모듈로 작동하여 테스트시 스위칭부의 선택에 따라 두종류의 인터페이스를 지원할 수 있게 된다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이다.
도 1은 본 발명에 의한 메모리모듈의 인쇄회로기판의 블록구성도이다.
여기에 도시된 바와 같이 시스템으로부터 신호들을 입력받기 위한 탭부(2)와, 다수개의 메모리소자를 탑재할 수 있는 장착부(5)와, 제 1탭(12)을 통해 종단전압(Vtt)을 공급받아 메모리소자에 공급할 수 있도록 배치된 종단전압패턴(20)과, 제 2탭(14)을 통해 입력된 제어신호(CTRL)와 메모리소자의 제어신호단(CTRL)에 일측이 연결되어 임피던스를 매칭시키기 위한 종단저항들(Rs)과, 제 3탭(16)으로부터 선택신호(ES)를 받아 종단저항들(Rs)의 타측과 종단전압패턴(20)사이를 선택적으로 단속하는 스위칭부(30)를 포함하여 이루어진다.
스위칭부(30)는 제 3탭(16)으로부터 입력되는 선택신호(ES)가 게이트에 연결되고 소오스와 드레인이 각각 종단저항들(Rs)의 타측과 종단전압패턴(20)에 연결된 FET스위치들로써 종단이 필요한 각각의 제어신호단(CTRL)에 종단전압(Vtt)을 선택적으로 인가할 수 있도록 한다.
이때 종단전압패턴(20)에 공급되는 종단전압(Vtt)은 보통 1.25V에서 10% 정도의 여유를 갖도록 설정하거나, SSTL 인터페이스의 로드 규정을 적용하여 전원신호나 일반 드라이브신호를 사용할 수도 있으며, 종단저항(Rs)도 테스트하는 메모리모듈에 따라 임피던스 매칭이 되는 25Ω, 50Ω, 70Ω등으로 변경하여 설치한다.
따라서, 메모리모듈을 LVTTL 인터페이스 로드로 설정하기 위해서는 스위칭부(30)의 FET스위치를 오프시켜 종단전압(Vtt)이 제어신호단(CTRL)에 공급되지 않도록 하여 일반적인 LVTTL 인터페이스의 메모리모듈로 작동하게 되고, SSTL 인터페이스 로드로 설정하기 위해서는 스위칭부(30)의 FET스위치를 온시켜 종단전압(Vtt)이 제어신호단(CTRL)에 공급되도록 하여 종단전압(Vtt)으로 터미네이션시켜 SSTL 인터페이스의 메모리모듈로 작동하게 된다.
상기한 바와 같이 본 발명은 스위칭부의 선택적 단속에 따라 종단저항으로종단전압이 선택적으로 공급되기 때문에 종단전압이 공급될 경우에는 SSTL 인터페이스를 갖는 메모리모듈로써 작동하고, 종단전압이 공급되지 않을 경우에는 LVTTL 인터페이스를 갖는 메모리모듈로 작동하여 테스트시 스위칭부의 선택에 따라 두종류의 인터페이스를 추가 비용없이 테스트할 수 있는 이점이 있다.

Claims (4)

  1. 시스템으로부터 신호들을 입력받기 위한 탭부와 다수개의 메모리소자를 탑재할 수 있는 장착부를 갖는 메모리모듈의 인쇄회로기판에 있어서,
    제 1탭을 통해 종단전압을 공급받아 상기 메모리소자에 공급할 수 있도록 배치된 종단전압패턴과,
    제 2탭을 통해 입력된 제어신호와 상기메모리소자의 제어신호단에 일측이 연결되어 임피던스를 매칭시키기 위한 종단저항들과,
    제 3탭으로부터 선택신호를 받아 상기 종단저항들의 타측과 상기 종단전압패턴사이를 선택적으로 단속하는 스위칭부
    를 포함하여 이루어진 것을 특징으로 하는 메모리모듈의 인쇄회로기판.
  2. 제 1항에 있어서, 상기 종단전압은 상기 메모리소자의 로드 규정에 따라 변동가능한 것을 특징으로 한 메모리모듈의 인쇄회로기판.
  3. 제 1항에 있어서, 상기 종단저항은 상기 메모리소자의 로드 규정에 따라 변동가능한 것을 특징으로 한 메모리모듈의 인쇄회로기판.
  4. 제 1항에 있어서, 상기 스위칭부는 제 3탭을 통해 입력된 선택신호에 따라 작동되는 FET스위치로 이루어진 것을 특징으로 한 메모리모듈의 인쇄회로기판.
KR1019990065205A 1999-12-29 1999-12-29 메모리모듈의 인쇄회로기판 KR100321177B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990065205A KR100321177B1 (ko) 1999-12-29 1999-12-29 메모리모듈의 인쇄회로기판

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990065205A KR100321177B1 (ko) 1999-12-29 1999-12-29 메모리모듈의 인쇄회로기판

Publications (2)

Publication Number Publication Date
KR20010065332A KR20010065332A (ko) 2001-07-11
KR100321177B1 true KR100321177B1 (ko) 2002-03-18

Family

ID=19632409

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990065205A KR100321177B1 (ko) 1999-12-29 1999-12-29 메모리모듈의 인쇄회로기판

Country Status (1)

Country Link
KR (1) KR100321177B1 (ko)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5961046A (ja) * 1982-09-30 1984-04-07 Fujitsu Ltd 集積回路装置
KR890012434A (ko) * 1988-01-30 1989-08-26 서주인 고속스위치화가 가능한 smps회로
US5021687A (en) * 1990-02-01 1991-06-04 National Semiconductor Corporation High speed inverting hysteresis TTL buffer circuit
KR960028628A (ko) * 1994-12-23 1996-07-22 양승택 공통선 신호장치의 속도정합장치
KR960027303A (ko) * 1994-12-31 1996-07-22 김주용 반도체 기억소자의 자동모드 선택 회로

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5961046A (ja) * 1982-09-30 1984-04-07 Fujitsu Ltd 集積回路装置
KR890012434A (ko) * 1988-01-30 1989-08-26 서주인 고속스위치화가 가능한 smps회로
US5021687A (en) * 1990-02-01 1991-06-04 National Semiconductor Corporation High speed inverting hysteresis TTL buffer circuit
KR960028628A (ko) * 1994-12-23 1996-07-22 양승택 공통선 신호장치의 속도정합장치
KR960027303A (ko) * 1994-12-31 1996-07-22 김주용 반도체 기억소자의 자동모드 선택 회로

Also Published As

Publication number Publication date
KR20010065332A (ko) 2001-07-11

Similar Documents

Publication Publication Date Title
US6184737B1 (en) Signal transmission with reduced ringing of signals
US7999579B2 (en) Output driver
US6943588B1 (en) Dynamically-adjustable differential output drivers
KR100266747B1 (ko) 임피던스 조정 회로를 구비한 반도체 장치
US20100007385A1 (en) Simultaneous lvds i/o signaling method and apparatus
KR19980081092A (ko) 집적 회로용 테스트 소자의 인터페이스 회로 및 테스트 신호의선택적 인가 방법
US20050193302A1 (en) Test switching circuit for a high speed data interface
JP2009501936A (ja) ピンエレクトロニクスドライバ
KR100471162B1 (ko) 고속 메모리 시스템
JPH09219637A (ja) 駆動回路
US20020050844A1 (en) Asymmetry control for an output driver
JPH08335871A (ja) 半導体装置
KR20040011366A (ko) 고속 동작에 적합한 메모리 모듈 및 메모리 시스템
US5557236A (en) Integrated circuit with bidirectional pin
US7057397B1 (en) Output impedance measurement techniques
KR100321177B1 (ko) 메모리모듈의 인쇄회로기판
KR20030006525A (ko) 반도체 메모리의 입력터미네이션 제어장치 및 그 방법
US6249832B1 (en) Computer system bus termination for an intel slot 2 bus
EP2464009B1 (en) Differential signal termination circuit
KR20010065681A (ko) 메모리모듈의 테스트 보드
EP1029395B1 (en) Circuit for time-sharing of configurable i/o pins
US6549062B1 (en) Method and apparatus for improving the tolerance of integrated resistors
US7285976B2 (en) Integrated circuit with programmable-impedance output buffer and method therefor
KR20030056464A (ko) 범용 인터페이스를 사용하는 보드
WO2020012928A1 (ja) 車載電子制御装置

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20091222

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee